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原创 遇到很详细讲解FPGA知识点的网址
spartan6 的知识点,很详细,很全面,很透彻。http://xilinx.eetrend.com/blogs/%E7%8E%8B%E6%98%A5%E5%B9%B3?page=4
2016-12-13 19:34:59 784
原创 verilog 调试遇到的问题记录
1. Non-net port key_in cannot be of mode input input[3:0] key_in;output[3:0] led_out; reg[3:0] key_in;wire[3:0] led_out;输入不能用reg 类型定义 input[3:0] key_in;output[3:0] led_
2016-12-13 10:38:56 5586 1
原创 FPGA中一些概念自己的理解
FPGA内部的结构:FPGA 中,每个LUT 模块,都是一个一位的RAM ,IDE根据 程序把所有的可能性都写到FPGA内部,然后根据所输入的信号,(在此处信号就相当于地址),根据地址找到所对应的 RAM块,读取RAM 的值,所以FPGA并不是在内部进行运算,而是电路根据信号的输入进行读取,所以会比软件快很多。
2016-12-10 21:27:01 1022
转载 数字电路中同步和异步概念
在数字电路中经常有同步、异步的概念。异步指输入信号和时钟无关;同步指输入信号和时钟信号有关,实际上就是输入信号和时钟信号进行了与运算或者与非运算。实际开发中,经常有同步清零、异步清零、同步复位、异步复位等概念,下面就给与相关代码演示。[plain] view plain copy同步清零: module dff(d,clk,clr,q);
2016-12-10 15:20:44 15457
转载 组合逻辑与时序逻辑
组合逻辑: always@ (敏感信号)或者 always @ *,组合逻辑相当于组合电路,与或非门组成的电路,其输出至于当前状态有关,与其他输入状态的函数无关,不涉及信号调变处理(组合逻辑竞争冒险 : 只要输入信号同时变化,组合逻辑就必然产生毛刺);而时序逻辑:always @(跳变时钟)是时序电路,其输出不仅仅与当前状态有关,只有在时钟跳变的时候才会变化,其最简单的模型相当于DFF
2016-12-09 21:47:28 1157
转载 Verilog 中定义信号为什么要区分 wire 和 reg 两种类型?
本质上为什么要有reg和wire,因为电路需要有记忆性的单元(比如FF)以及无记忆性的单元(比如导线)。reg a ;reg b;always@ (*) beginif ()a = tmp ;b = a ;end在这段代码中a是不会综合出寄存器的,而b却会,原因在于a是中间变量,就是一条线,所以综合出来的不是寄存器,而是一条线。而在condtion不
2016-12-09 20:32:03 9830 3
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