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原创 DXP封装中如何实现开孔
1.在封装集成库的PCB层在keep-layer层绘制圆圈;2.选中圆圈在工具中选择:转换-从选择的元素创建区域;3.双击圆圈中的播薄膜在弹窗中将种类选择为board cutout;4.编译之后查看效果;此时可以看到刚才设置的一个圆圈变成了通孔;继续同样的设置,这样就获得了很多个通孔;...
2021-07-02 19:22:44
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原创 DXP多引脚封装绘制方式
1. 多引脚封装静电形式一般的多引脚,例如FPGA芯片,所做的封装形式非常漂亮。本人也模仿进行了制作;一份原理图分成了9各部分:将每个部分拖拽到原理图中是这样的:2.制作方式2.1 首先在原理图中绘制好一个模块:2.2 进行下一个原理图绘制此时右键菜单中1.新部件:创建另一个子部件绘制原理图2.下一个部件、前一个部件:方便所有子部件的编辑和查看;2.3 绘制完后的检查1.器件:可以查看所有原理图的子部件引脚数和引脚定义;2.库报告:自动生成一个word,包括引脚名数量和分部件讲
2021-05-21 10:05:57
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原创 DXP元器件整体无法选中的解决办法
1.一个元器件无法被选择在一个PCB上可以有很多元器件,想选择整个元器件却不能实现,很难被整个选中。2.元器件属性此时我们双击元器件,找到对应的属性。此时显示该元器件被锁定了。通过解除锁定;确认改动;3.很容易选择元器件通过上面操作,可以发现元器件可以轻易被选中;...
2021-05-17 21:36:52
1198
原创 DXP三种网络去除方式的区别
1.清除所有网络DXP15.0.9版本通过 设计——网络表——清除所有网络;此时,相当于网络表中我们定义的所有网络名(红框)全部被删除。使用该功能时要谨慎考虑。2.清除单个网络通过 设计——网络表——清除单个网络;此时,我们可以一个一个删除不需要的网络名(红框1),也可以shift多选后删除(红框2),可以手工筛选所要删除的选项。3.清除全部网络通过 设计——网络表——清除全部网络;此时,我们预先定义的网络名称不会被删除(红框1),但是已经被定义了网络的走线的网络属性会被删
2021-04-21 17:35:04
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原创 Word2013产生左侧书签以及转化成PDF时生成对应书签
1.Word产生书签打开word,进入视图——大纲视图;然后对标题进行分级设置;2.在word左侧导航栏显示目录或者书签紧接上一步,此时再次进入到视图——勾选导航窗格;此时就可以看到左侧对应的书签了,其实就是对应的全等级标题。3.将word转换成对应的PDF在word的高等级版本,直接选择:另存为;4.对转出格式PDF设置在PDF格式选项中,勾选:创建书签时使用;转化成功后就可以通过PDF阅读器看到与Word内容对应的PDF书签。...
2021-04-21 17:11:22
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原创 DXP 内电层GND和POWER出现的死铜如何去除
1.问题描述更多遇到的是顶层底层敷铜时出现清楚死铜;但是在内电层有时候也会出现死铜。这时候不去除死铜就会在DRC中报错。2.解决办法1-多边形填充挖空在工具栏:放置——多边形填充挖空;然后再错误高亮处的死铜周围画多边形,将多边形包围即可;3.解决方法2-填充打开工具栏:放置——填充;然后再死铜上拉矩形覆盖即可。...
2021-04-06 08:56:15
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原创 ADDXP_Short-Circuit Constraint出现多余元器件逃到背景外的一种解决办法
1.DRC检查出现short-Circuit Constraint,数量6个;2.此时回到PCB界面回到PCB界面,双击错误栏中信息,一般直接跳到错误元器件处。但是实际发现是一片灰色。而且错误处坐标(-1168,-1284)附近;但是PCB现实左下角最低坐标为(-311,-280);3.进一步拖动,发现拖拽不到异常处的坐标位置PCB相对背景的坐标位置竟然是固定的,怎么拖拽都没法逃脱一定范围。4.切换到三维视图当切换到三维视图,终于看到了异常位置处的情况。因为和PCB距离较远,所以显示很微
2021-03-19 21:29:17
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原创 DXP出现Un-Routed Net Constraint报错的一种情况和解决方法
1.问题描述当机型电路的测试时,需要重复画出一款电路及辅助电路系统;此时,作为超过2层PCB板,内电层可能出现很多悬浮区域,区域之间互相独立不联系,但是这些区域的网络命名是一样的;例如,上图中,所有悬浮区域网络都叫做IR。这个时候通过规则检查,就会报错:2. 解决办法对于内电层悬浮的区域,其实我们只需要将所有网络命名出现差异即可解决报错问题;...
2021-02-26 10:18:31
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原创 CCS 8.00 软件中视窗的应用
1. 多种视窗通过CCS界面View可以看到存在多种视窗;memory browser 在调试中可以查看SARAM中对应地址的数值;Register:DSP各存储模块的变化(类似系统关键字);Expressions和Variables是运用最多的,方便看程序中定义的变量。Disasembly 方便查看C语言和汇编语言对应关系;Breakpoint方便对断点进行管理。2.断点管理断点管理试图:可以单一或者批量删除断点;屏蔽断点;启动断点需要在复选框中打钩。3.变量变化无论是regis
2021-02-03 12:20:32
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原创 word大纲视图 标题格式设置方式
1.设置大纲视图标题的默认值(推荐值)(1).首先打开word,点击设计,进入页面;(2)点击段落间距——自定义段落间距;(3)弹出新的窗口,选择编辑——标题1——修改;(4)再次弹出新的窗口,可以直接设置字体特征;(5)如果设置段落和行,选择格式——段落;(6)在新的窗口中,设置段落的常规、缩进、间距等信息保存即可。上面是标题1的默认设置,同样的方式:正文、二级标题、三级标题统统可以设置。2.大纲视图中应用通过上面的设置完毕后,直接打开大纲视图;然后选择正文文本、一级标题等就可
2021-01-20 11:57:04
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原创 DSP增强程序可读性的两个情景
1.通过F2查看子函数通过CCS查看DSP的项目程序,会紫铜弹出一些子函数的内容,但是都是一晃而过;如果想将弹出的提示固定后查看,只需要将鼠标移动到该子函数;等到提示窗口出现后,点击键盘的F2按键即可,这样可以上下拖动提示串口中的子程序查看。2. 通过声明查看结构体另外就是结构体的调用,这时候想看结构体某一项的声明;前提是将鼠标放到某一级的变量名称上;然后右键菜单中,选择:open declaration;此时会谈到对应的说明函数中,这样方便查看整个结构体的信息了。...
2020-12-30 11:28:38
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原创 DSP下载器接口引脚以及烧录程序中的两个错误解决
1.DSP下载器引脚的定义下图是TI-14Pin DSP下载器引脚的定义其中pin6是NC,一般该pin是空的,不存在的。最重要的是:VCC必须是5V;如果是VCC=3.3V在烧录程序时会提示low-power错误;无法实现烧录。2.SEED-XDS560PLUS提示license无效错误提醒下图:这是因为我们只安装了CCS,并且没有提供任何license。然后通过工具栏中的help导入lincese即可;添加license的路径:3.com/ti/dvt/energy
2020-12-01 20:25:42
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原创 Python安装matplotlib模块以及无法使用的情况说明
1.安装模块的方式网上可以查到多种,但是我个人用的较多时pip命令;其中pip本身应该也是一种模块,并且在安装python时就会内嵌存在,不需要单独安装;当然,pip模块可以通过–upgrade命令升级;通过官网直接download模块速度很慢,并且会出现超时等错误;所以可以通过国内镜像进行安装,网站为:python模块国内镜像网站例如安装matplotlib模块,直接pip install -i [国内镜像网站] matplotlib 回车(图1);安装完毕后,可以通过pip list查
2020-11-11 21:38:21
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原创 泰克示波器MDO3054固件升级的一种方法
分三步:1.第一步:关闭示波器MDO3054;2.第二步:通过前后的USB孔插上优盘或其他电子盘;3.第三步:打开示波器,等待升级安装(大概10分钟左右)以上升级完成后,示波器恢复正常界面;此次升级完毕后,发现示波器旋钮特别不灵敏;有些后悔。...
2020-10-20 01:01:49
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原创 安装office后安装visiso后提示缺失文件的解决办法
1.通过网络可以查到,在安装office后,如果安装visio出问题问题描述:打开word时,弹出却大xxx.Dll文件;解决办法:第一步:成功安装office后;第二步:将office文件夹中的: office.zh-cn/office32.zh-cn/osm.zh.cn/proofing.zh-cn拖拽到visio的安装文件夹中;第三步:然后安装visio即可,经测试没有再弹出缺乏dll为错误提醒。...
2020-10-20 00:45:48
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原创 word在试图打开文件时遇到错误,一种解决办法
1.双击word打开时弹出错误窗口弹出错误,无法打开word;2.解决办法此时右键打开word的属性窗口:选择下面的解除锁定,点击;锁定解除后,就可以正常打开word进行查看了。
2020-10-09 18:57:25
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原创 Tektronix TLA6404逻辑分析仪使用方法(1)
1.首先加载固件第一次开机是用,需要通过TLA的load fireware,挑选6400系列加载即可。2.简单的程序模式1.逻辑分析仪设置模块,从左到右依次为:开关、采样率存储深度触发电压等、触发逻辑;2.通道逻辑波形显示;3.通过逻辑波形对应时间点和数值;3.同步单时钟设置首先将连接有测试夹子的通道选择后简历一个群组,这个后面波形床可以选择。不然默认只有一个sample;该界面是通过单时钟设置触发依据;4.同步复合时钟设置上一步中点击左侧的复合时钟就会弹出新的窗口,同样是设置时钟,
2020-09-11 08:52:44
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原创 thinkpadE570c拆机介绍
1. 更换硬盘和内存条图中是是硬盘位,接口为SATA 3.0;途中是内存条位,可以同时支持两根DDR4内存条。2. 去掉键盘将背部螺丝全部打下后,沿着键盘下面的缝隙网上推键盘;然后键盘就可以拿出来了;要想彻底断开键盘和电脑之间的连接,需要断开软排线。3.断开触摸板、开机键、USB模块之间的软排线断开开机键软排线:断开触摸板软排线:断开USB模块的软排线:4.然后将下图中的螺丝全部打下5. 拿出主板...
2020-07-16 21:17:03
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原创 Qs II将工程文件打包发送给别人和解包总结
1. 对工程文件进行打包在QS界面,一次打开project——Archive project;在弹出的新的窗口中,对包进行命名,并且选择存放地址。打包结束后,会看到两个文件,分别是qar和qarlog结尾;其中QAR就是工程文件的压缩包。2. 对包进行解压和打开当别人收到我们上面的压缩包后,最快的解压方式就是直接双击.QAR文件;双击后,如果安装了Qs软件,自动会打开Qs并且让你选择解压的路径。然后就可以正常使用该工程文件了。...
2020-07-16 19:03:08
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原创 DVD-R、DVD+R以及DVD-RW和DVD+RW的功能区别
1.DVD ±R 和DVD ±RW的功能区别1.有人认为RW就是可擦洗多次使用的,R就是一次性的,其实只是对一部分。2. 这个还是介绍比较到位的,R的话就是不能擦除的盘;RW是可重复使用的盘。那么R是不是就是一次性的刻录盘呢?答案是看下面内容。2. DVD+R 和DVD-R的区别 DVD-R可以认为就是一次性的刻录盘,也就是说无论刻录1M还是刻满,都是只能刻录一次;而DVD+R虽然是不可擦除的,但是他是可以多次刻录的,直到将盘刻满为止。所以不是通俗意义的一次性盘,而是可以断续多次刻录,
2020-07-14 18:58:17
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原创 Modeisim中$display用法,以及移位符号的仿真
1. 仿真中的注意事项I. a,b寄存器必须定义位宽,不然仿真永远错误;II.初始化赋值,和移位运算符加括号;III.并不需要定义输入输出变量;2.Run后的结果将以上代码编译后,然后进行仿真;可以得到原始的十进制输出,以及移位后的十进制输出;还有b转换为ascii码后的输出;注意:a即使是十进制表示501,但是进行移位时还是按照二进制进行的移位。3.a/b移位后的对比可以看到a十进制501,转为为了二进制表示;然后进行了向右移动两位,左侧补0;所以最后b是125;...
2020-06-29 15:56:17
631
原创 Verilog中的自动补全、wire寄存器和位运算符
1.自动补全在Qs中点击自动补全icon(红框),则每次输入关键字会实现自动补全,非常方便。2.wire 寄存器通常我们认为数据类型就是线性wire和寄存器类型reg;其实线性也可以像寄存器一样成为数组形式。3. 位运算符^位运算符^见得不多,这是一种双目运算符,并且是一种异或关系,可以查看异或的真值表。4.自动补全进行位运算还存在另一种形式的自动补全,那就是在进行位运算时。当A^B进行异或运算,但是A和B的位宽不同怎么办?系统会自动将两者的右端对齐,位数少的操作数会在相应的高
2020-06-03 23:09:01
2024
原创 Verilog中$finish和$stop的区别
1.$finish的用法当程序中出现$finish,当仿真到该语句时,会提示要不要退出仿真。如果选是,则仿真结束,退出仿真窗口。2.stop的用法2.1 遇到stop暂停在仿真程序中,我们看到存在一个$stop语句;此时我们开始仿真,正产仿真时间是1000ns:但是仿真到$stop语句时,突然出现了暂停;并且波形仿真时间也到250ns暂停了:2.2 继续仿真1). 此时不要急躁,点击继续仿真icon;2). 吃屎tcl窗口出现了继续仿真命令 run -continue:3
2020-06-03 15:25:48
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原创 ADDXP生成集成库的一种方法
1.sch和pcb文件完成后当我们创建了集成库,并且完成了两个必要文件;然后点击:tools——model manager;2.具体关联方式此时会弹出一个模型管理窗口;模型管理窗口中必须必须先选中模型,然后选中引脚模型;进行配置连接;3.编译生成intlib回到libpkg工程文件,然后选择对其进行编译;4.intlib文件编译可能需要10秒钟左右,此时会在工程的路径钟产生一个outputs文件夹;其实文件夹内就是我们获得的intlib文件;...
2020-05-15 15:08:23
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原创 ADDXP安装集成库的两种情况
1.intLib库的安装方法第一种安装intlib库,非常常见,这种库的结尾都是.intlib;通过安装然后指定路径即可安装完毕。2.PcbLib库的安装方法而pcblib库的安装则较为麻烦,需要选择搜索路径;然后选中路径;在弹出的搜索窗口中,选search paths,然后添加pcblib的路径,然后更新列表后确定即可。经过上面两种方法,库都可以安装成功的。3.两种库的查看方法但是我们在库的查看时,也要注意相关选项;只有勾选器件和封装才能显示我们安装的这两种库;不然只勾选器件,只
2020-05-15 14:58:16
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原创 ADDXP只存在PCBDOC情况下怎么打开库
1.没有浏览库和打开库选项?当我们只创建一个PCB文件,没有Sch和Prj文件,这时候通过设计——浏览器;2.右侧库弹出这样右侧的库窗口就出现了,我们可以再次对库里面的元器件直接拖拽到PCB使用。...
2020-05-15 14:49:47
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原创 18B20 FPGA时序的几点经验小结
1.关于温度是否转化成功当我们通过44h进行温度转化后,我们需要发出一个1us-5us的读取脉冲读取是否转化成功,转化成功后读到1,没有转化成功读取0.主语每个读取脉冲整个周期最少60-65us,建议65us;上图就是给出一个5us的读取时序,结果是0,说明没有转化成功;下图给出一个5us的读取时序,结果是1,说明转化成功;2. 18B20转化时间一般多久呢?根据测定,12bits精度,最好时间区间保持大于550us;试验表明,500us转化还是0,550us就是1了。当然这个区间可以设置
2020-05-08 22:49:13
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原创 安捷伦16803A的一种简单用法小结
1.逻辑分析仪的外观和硬件配置1.可以安装鼠标键盘,就是一个电脑的配置,装了64位系统;2.带有触摸屏功能,也有实体按钮进行开机关机、两种触发和采集终止;2.被这个插槽坑的不行三个插槽验证后只有中间的一个可用,我还以为我设置的有什么问题,就这么被浪费了一上午时间。3.基本程序编写风格类似于labview的程序框图,其中Probes框的设置好像没什么用,并且也可以不单独添加出来这...
2020-05-08 09:46:50
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原创 Superpro5000的使用经验小结
1.IC的插入方向这种编程器的IC插入方向是:1脚在图片的左上角,而且整个芯片的插入位置要靠近图片下方的小扳手;IC如果差错了,编程器上位机会报错;另外上位机软件要选择对应的IC名称进行程序烧录;2.针脚有问题这个编程器可以自动发现某一个引脚是否存在问题;并且能够显示具体的引脚位,一般是接触不良,或者该引脚已经损坏。3.正常读写就没问题了?并不是提示写入成功,提示读取成功就真...
2020-05-08 09:39:07
1021
原创 QS中看编译进度和一种傻瓜错误
1.编译进城的两种查看方式(1)通常我们通过编译窗口查看进度,但是都有时候该窗口没有正常显示,导致查看不便;(2)此时我们查看软件右下角也可以看到进度条,并且非常方便。只是很多时候被输入法图标遮挡了。#输入法图标真是碍事#2.为何发出的信号会多次被逻辑分析仪测量到?我们用逻辑分析仪测量信号,发现这个信号是循环的,并且相隔30ms;感觉与想的不一样。其实,这就要看程序了。我们的程序就...
2020-04-29 14:56:37
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原创 逻辑分析仪解析中的使用
1.不使用解析功能逻辑分析仪捕捉到信号后,如果我们不使用解析功能,通过读01也能够读出代码,但是很麻烦。特别是8-16bit的数据。2.选用解析功能我们可以通过解析器中添加总线方式,但是前提是我们需要知道我们通过何种总线在进行通信。此处我使用的是单总线方式,可以看到明显的初始化和回复脉冲,解析器对每段代码进行了注释;这样看起来就比较直观。3.解析后查看另外所有的代码按照顺序也会...
2020-04-29 14:13:58
1023
原创 利用QS直接产生高低电平的方法
1.默认电平利用QSIO作为电平输出是一种尝试,本人使用的是EP3C25Q240;默认端口的输出电平是3.1V,但是软件显示应该是2.5V,没搞懂;2.高电平编写一个IO输出高电平的小程序下载道芯片:通过示波器看到高电平电压为3.3V;3.低电平显然只需要稍微改动程序就能得到低电平小程序:再次通过示波器采集,可以看到低电平电压几乎为0;...
2020-04-27 10:17:18
555
原创 modelsim仿真中的两个问题
1.源程序这个源程序在另一篇中我进行了介绍,可以看这里;当然本篇侧重点已经不是这个程序。2.源程序的两种仿真通过Modelsim进行仿真是这样的:us一直是x;通过altera-modelsim仿真结果是这样的:us初始值是0;3.为什么会有这种差异?我这里只能这么理解,Modelsim比较死板,你不赋值就是没赋值。4.如何对rst_n在某一时刻产生一个脉冲;其实很多网络资...
2020-04-27 09:19:29
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原创 !rst_n初始值问题
1.带有!rst_n的程序这是一个样本程序,该程序中存在if条件语句,并且判定标准为异步复位时给us赋值,那么在板子上电后us是x还是0呢?2.通过altera-modelsim仿真通过仿真我们可以看出,在rst_n一直在高位的情况下。us的数值并不是x,而是已经赋予了0;3.signaltap虚拟逻辑分析仪查看通过siganltap可以看到和仿真一样的结果,也就是在再rst_n一...
2020-04-27 09:07:02
4781
MAX7000 manual & Pin table-unlocked.pdf
2021-03-12
Kingst LA5016-500MHz逻辑分析仪使用手册.pdf
2020-04-10
Cyclone III 官方所有手册.rar
2020-04-10
quartus 2 programmer 18 2013年版本.pdf
2020-04-02
Cyclone IV deveice handbook volume 1-2016.pdf
2020-04-01
quartus II handbook volume 2-2014.pdf
2020-04-01
quartus II handbook volume 3-2015.pdf
2020-04-01
quartus II handbook volume1 - 2015.pdf
2020-04-01
ModelSim_command reference manual 10.5c.pdf
2020-03-31
quartus ii scripting reference manual 2013.pdf
2020-03-31
intro_to_quartus2 version 10.0.pdf
2020-03-31
altera-lpm_counter_megafunction user guide 2007.pdf
2020-03-31
射频DB倍数关系、损耗、VSWR的关系.rar
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Intel_cyclone 10_10cl025device blank datasheet.pdf
2019-09-05
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