![](https://img-blog.csdnimg.cn/20201014180756927.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
verilog学习
justgetone
这个作者很懒,什么都没留下…
展开
-
数字电路中同步和异步概念
在数字电路中经常有同步、异步的概念。异步指输入信号和时钟无关;同步指输入信号和时钟信号有关,实际上就是输入信号和时钟信号进行了与运算或者与非运算。实际开发中,经常有同步清零、异步清零、同步复位、异步复位等概念,下面就给与相关代码演示。[plain] view plain copy同步清零: module dff(d,clk,clr,q);转载 2016-12-10 15:20:44 · 15426 阅读 · 0 评论 -
verilog 调试遇到的问题记录
1. Non-net port key_in cannot be of mode input input[3:0] key_in;output[3:0] led_out; reg[3:0] key_in;wire[3:0] led_out;输入不能用reg 类型定义 input[3:0] key_in;output[3:0] led_原创 2016-12-13 10:38:56 · 5465 阅读 · 1 评论 -
Verilog 中定义信号为什么要区分 wire 和 reg 两种类型?
本质上为什么要有reg和wire,因为电路需要有记忆性的单元(比如FF)以及无记忆性的单元(比如导线)。reg a ;reg b;always@ (*) beginif ()a = tmp ;b = a ;end在这段代码中a是不会综合出寄存器的,而b却会,原因在于a是中间变量,就是一条线,所以综合出来的不是寄存器,而是一条线。而在condtion不转载 2016-12-09 20:32:03 · 9705 阅读 · 3 评论 -
组合逻辑与时序逻辑
组合逻辑: always@ (敏感信号)或者 always @ *,组合逻辑相当于组合电路,与或非门组成的电路,其输出至于当前状态有关,与其他输入状态的函数无关,不涉及信号调变处理(组合逻辑竞争冒险 : 只要输入信号同时变化,组合逻辑就必然产生毛刺);而时序逻辑:always @(跳变时钟)是时序电路,其输出不仅仅与当前状态有关,只有在时钟跳变的时候才会变化,其最简单的模型相当于DFF转载 2016-12-09 21:47:28 · 1141 阅读 · 0 评论 -
对Verilog 初学者比较有用的整理
*作者: Ian11122840 时间: 2010-9-27 09:04 *转载 2016-12-16 19:49:16 · 4701 阅读 · 1 评论