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Verilog 中 function 的使用
Verilog 中 function 的使用函数的功能和任务的功能类似,但二者还存在很大的不同。在 Verilog HDL 语法中也存在函数的定义和调用。1.函数的定义函数通过关键词 function 和 endfunction 定义,不允许输出端口声明(包括输出和双向端口) ,但可以有多个输入端口。函数定义的语法如下:function [range] function_id; input_declaration other_declarations procedural原创 2020-06-19 19:11:09 · 16754 阅读 · 0 评论 -
Virtex6 GTX Transceiver简介
1.Virtex6 GTX Transceiver简介 在Xilinx的Virtex6 FPGA中,GTX作为一种低功耗的吉比特收发器,配置灵活,功能强大,并与FPGA内部的其他逻辑资源紧密联系,可用于实现多种高速接口(如XAUI、PCIE等)。V6 系列的FPGA中,GTX工作带宽范围是600 Mb/s到6.6 Gb/s,支持收发双向,且收发双向独立。GTX接收和发送方向均由PMA和PCS两部分组成,PCS提供丰富的物理编码层特性,如8b/10b编码、时钟校准等功能;PMA部分为模拟电路,提供高性原创 2020-06-11 20:02:46 · 800 阅读 · 0 评论 -
Vivado如何清理工程并保证不缺失必要文件
一、 Vivado如何清理工程并保证不缺失必要文件前言vivado和ISE的使用差别很大,Vivado是专门针对7系列和以后系列的FPGA/AP SOC进行高效设计的工具,特别是最近提出的UltraFast设计方法,能够极大地提高开发效率。ISE在支持老版本器件的基础上,目前也支持7系列/ZYNQ的设计,但是效率不能和Vivado相比。关于vivado的基本使用这里不多说,主要把一些问题点整理成“错题集”,把一些小技巧进行归纳。清理/压缩工程实际使用vivado的过程中,由于vivado会自动产生一原创 2020-06-06 19:15:13 · 12804 阅读 · 0 评论 -
触发器建立&保持时间
触发器建立、保持时间一、FPGA设计-时序约束(上篇,理论篇)https://blog.csdn.net/u012176730/article/details/54412323/建立时间(Setup time )和保持时间(Hold time)上述的锁存沿会将数据保存下来,但是必须要满足一定的条件:建立时间Tsu:在时钟有效沿之前,数据必须保持稳定的最小时间;保持时间Th:在时钟有效沿之后,数据必须保持稳定的最小时间;1. 建立时间满足条件(Setup time violatio原创 2020-06-05 10:20:34 · 1955 阅读 · 0 评论 -
异步FIFO为什么要使用格雷码(笔记)
异步FIFO为什么要使用格雷码(笔记)首先要了解的是异步FIFO使用格雷码的唯一目的就是:“即使在亚稳态进行读写指针抽样也能进行正确的空满状态判断”。那么典型的判断方法是怎样进行的呢?以满状态判断为例,先要对读指针(属于读时钟域)在写时钟域进行抽样,然后才能与写指针进行比较,如果写指针赶上了读指针,说明已经写满,写操作必须暂停。为什么2进制(binary编码)指针不适合做空满判断。事实上2进制读指针在增减时,经常发生多位突变,比如6位地址111111会在下一时刻变成000000,在实际电路中,原创 2020-06-03 17:38:36 · 9828 阅读 · 2 评论 -
使用 Python 自动生成 Verilog 例化模板的工具
使用Python自动生成Verilog例化模板的工具下载链接方案一(推荐):genHdlInst.run.pygenHdlInst.run.py文件,在安装了python环境之后(需要python2.7环境,似乎 python3.0 环境也可以,只要修改部分过时的语法就好了)可以直接双击运行,生成inst_top.v文件,生成的此模版基本没有问题;(genHdlInst.py 需要在Windows 命令行终端中使用,命令为:python genHdlInst.py example.v ;会生成ins原创 2020-05-20 10:12:27 · 3166 阅读 · 2 评论 -
ISE和Modelsim联合仿真
ISE和Modelsim联合仿真(转)文章目录ISE和Modelsim联合仿真(转)编译仿真库设置ISE和Modelsim的关联。成功案例相信很多人会遇到过这个问题,不知如何让ISE调用Modelsim进行仿真。我也迷糊了不少时间,查查找找,终于弄明白了,所以有了本文,和大家分享一下。我尽量讲得详细点儿,多多上图。我的环境:Windows 7 64位,Xilinx ISE Design ...转载 2019-10-20 19:57:02 · 1513 阅读 · 0 评论 -
System Generator for DSP & Matlab
System Generator for DSP & MatlabSystem Generator for DSPDSP System Generator 与 MATLAB、 Synplify 、ModelSim版本的匹配问题https://blog.csdn.net/FPGADesigner/article/details/80926520System Generator是一款D...原创 2019-10-10 18:53:17 · 999 阅读 · 0 评论 -
SPI 总线协议与实现方法
SPI 总线协议与实现方法知识储备—参看链接:https://www.cnblogs.com/deng-tao/p/6004280.htmlhttps://blog.csdn.net/qq_42282258/article/details/81436882正在使用的模式3,如图:发送端在时钟下降沿改变数据SCLK上升沿的阶段,数据保持稳定;接收端在时钟上升沿接受数据(对线上的数据...原创 2019-10-11 12:29:01 · 560 阅读 · 0 评论