赛灵思fpga
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jy_jiangyan
这个作者很懒,什么都没留下…
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Xilinx_Spartan6系列FPGA DDS作为数据源/ADC0809采集芯片、SRAM作为存储器、STM32作为控制器
通过FPGA内部DDS模块模拟产生一个正弦信号数据源给外部SRAM,STM32处理器通过控制总线将SRAM的数据读出后从USB口送出给上位机RTL原理图RTL原理图1、时钟模块通过该模块将FPGA外部50M晶振分频至50M和100M,提供一次计数产生20个ns和10个ns的延时功能module clk_50(clk,rst,locked,STM32_FLAG,n_STM32_FLAG,clk_test);input clk;input rst;input .原创 2022-04-22 15:21:05 · 918 阅读 · 0 评论 -
Xilinx Spartan6-XC6SLX16-22FTG256(2022.3.31)
注意:朋友们,本日类容衔接Xilinx Spartan6-XC6SLX16-22FTG256(2022.3.30)日内容重点掌握 1、always 语句块描述时序逻辑的用法 ;2、<=(赋值号的一种,阻塞赋值,在可综合的模块中表达时序逻辑的语句时使用)。目录1、顶层设计2、半加器03、半加器14、ucf文件5、项目截图二、D触发器和阻塞值与非阻塞值理论1、同步复位的 D 触发器2、异步复位的 D 触发器3、阻塞赋值与非阻塞赋值概念三、计数器.原创 2022-03-31 22:10:26 · 1186 阅读 · 1 评论 -
Xilinx Spartan6-XC6SLX16-22FTG256 (2022.3.30)
注意事项:1、{ ,}位拼接运算符(两个数之间中间用“,”隔开,也可以有多个“,”进行更多位 的拼接;2、wire为输入型变量,reg为输出型变量 ,在实际工程中input 必须为wire型,输出可以为wire也可以为reg型。但wire型输出不能出现在always中,只能配合assign使用,如半加器例子一、LED灯module led_test(key,led); input wire[3:0] key; output reg[3:0] led..原创 2022-03-31 09:26:04 · 714 阅读 · 0 评论