ModelSim 读取不了数据文件

最新推荐文章于 2023-02-27 17:32:18 发布
最新推荐文章于 2023-02-27 17:32:18 发布
阅读量1.9k 收藏 2
点赞数
分类专栏： EDA Tools 文章标签： verilog c语言
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/k1435/article/details/108151861
版权
在使用ModelSim/QuestaSim时遇到了仿真问题，包括数据文件无法正确读取和仿真运行时图形界面自动退出。针对数据文件问题，由于iverilog对某些Verilog语法的宽松处理，导致在ModelSim中读取数据时出现x值，解决方法是移除十六进制前缀。而图形界面退出的问题，是因为使用了结束仿真的指令，这在ModelSim中会导致仿真程序完全退出。
摘要由CSDN通过智能技术生成

目录

ModelSim/QuestaSim 使用中遇到的问题

1、ModelSim 读取不了数据文件（iverilog 语法问题）

iverilog 是一个十分方便的，且 Win/Linux 都可以使用的 verilog 仿真器。但是它的语法要求很不严格，有时候用 iverilog 仿真通过的代码，换个仿真器就出现异常。

for 语句

C语言中，for 循环经常会用到 i++，这样的自增运算，但是 Verilog 不支持。问题是，iverilog 支持。一般其它仿真器会对这个问题报错。

$readmemh语句

在 iverilog 的仿真中，数据文件内容是：

@00
0x12345679
0xa1a2a3a4
0xb1b2b3b4
0xc1c2c3c4
0xd1d2d3d4
0xe1e2e3e4
0xf1f2f3f4
0x9C4A93CE

仿真结果正常。但是拿到 Modelsim 或者 QuestaSim 仿真，读出的数据全是x，即没有读出数据。仿真程序会报 Warning。把十六进制前缀0x去掉就可以了。

2、ModelSim/

最低0.47元/天 解锁文章
k1435
关注
专栏目录
Modelsim仿真之readmemh函数读取不了文件
wzbjwldn的博客
10-11 822
Modelsim仿真之readmemh函数读取不了文件的两种解决方案
verilog从txt中读取_verilog读写文件
weixin_39775976的博客
12-19 930
系统函数＄fopen用于打开一个文件，并还回一个整数指针．然后，＄fdisplay就可以使用这个文件指针在文件中写入信息，写完后，则可以使用＄fclose系统关闭这个文件例如：integerwrite_out_file;／／定义一个文件指针integerwrite_out_file=$fopen("write_out_file.txt");$fdisplay(write_out_file,"@...
modelsim读取文件中的数据_modelsim读写TXT文件
weixin_39806948的博客
12-21 902
//open the fileInitialBeginstep_file = $fopen("F:/Company/Src/txt/step.v","r");file_ekxdn =$fopen("F:/Company/Src/txt/ekxdn.v","w");endalways #5 clk = !clk;//read data from filealways @ ( posedge clk ...
modelsim仿真IP核产生的正弦波无法读取.mif,显示XXX等问题解决方案
qq_45481588的博客
02-27 824
modelsim仿真IP核产生的正弦波无法读取.mif,显示XXX等问题解决方案
python笔记-2020/09/11上午-文件操作：csv
执念永恒print的博客
09-20 163
import os src_path = r"D:\test\func.wmv" dest_path = r"D:\test\func2.wmv" handle_read = open(src_path,"rb") handle_write = open(dest_path,"wb") file_size = os.path.getsize(src_path) has_read = 0 while has_read <= file_size: res = handle_read.read(
Flink的低延迟、高吞吐与Task之间的通信机制
淡定一生2333的博客
10-19 2469
Flink自称是一个低延迟、高吞吐、有状态、容错的流式计算矿建。其中容错在之前的《Flink的ExactlyOnce语义与Checkpoint的实现》文章中已经说过了，容错是在数据流中周期性的注入一条CheckPointBarrier记录，各Task看到这种记录时，会将State持久化到后端存储中。如果发生了异常，可以从CheckPoint目录中恢复任务运行以及状态。 本文主要了解下Flink是如何实现低延迟与高吞吐的。 低延迟 VS高吞吐： 低延迟和高吞吐其实是悖论。...
modelsim读取文件中的数据_Modelsim仿真——生成数据读取数据
weixin_39963341的博客
12-21 625
需要产生100行16byte的数据，使用python产生，其中的"{0:0"+str(width)+“b}”).format(value)，将value转换成二进制的字符串，长度是width，在前面自动补零import randomdef dict_to_binstr(dict):ret = ""for width, value in dict.items():ret = ret + ("{0:0...
modelsim读取文件中的数据_modelsim中的文件操作—— 大数据测试
weixin_39598135的博客
12-21 1061
在modelsim中不可避免的需要进行文件操作，在窗口中查看代码的操作情况，下面是我自己M序列实验中的一段测试代码integer i,j ,k,m;integer m_dataFILE ,indataFILE ,oudataFILE ;reg [:] i_data[:] ;initialbeginm_dataFILE = $fopen ("./m_data.dat"); // m序列存储文件ind...
modelsim读取文件中的数据_Verilog Modelsim 文件操作
weixin_39580950的博客
12-21 1111
VerilogModelsim文件操作($fopen,$fwrite,$fscanf,$fclose)使用While循环，如不是最后一行，则一直读取，类似c语言的while(!foef(fp_r)){}。转：系统函数＄fopen用于打开一个文件，并还回一个整数指针．然后，＄fdisplay就可以使用这个文件指针在文件中写入信息，写完后，则可以使用＄fclose系统关闭这个文件例如：intege...
iverilog_gtkwave_chips
10-13
linux下面进行硬件仿真，可以使用modelsim，但是modelsim不是开源软件，安装需要破解，很是麻烦，而iverilog是linux下的一款开源仿真软件，利用它再配合shell脚本可以方便的实现自动化仿真并查看波形
modelsim读取文件中的数据_通过文件读写方式实现Matlab和Modelsim的联合仿真
weixin_39778815的博客
12-21 1430
虽然Modelsim的功能非常强大，仿真的波形可以以多种形式进行显示，但是当涉及到数字信号处理的算法的仿真验证的时候，则显得有点不足。而进行数字信号处理是Matlab的强项，不但有大量的关于数字信号处理的函数，而且图形显示功能也很强大，所以在做数字信号处理算法的FPGA验证的时候借助Matlab会大大加快算法验证的速度。关于Matlab和Modelsim联合仿真，我从网上看到两种方法，一种是通过L...
verilog和modelsim学习
admiraion123的博客
10-14 1462
1，`timescale (time unit)/(time precision)，该语言是用于仿真文件中指定时间单位和时间精度的，时间单位、精度的可以是1、10、100这三种整数，后面的单位可以是s、ms、us、ns、ps、fs，时间精度必须小于等于时间单位。仿真最终的时间计算是nx时间单位，然后按精度四舍五入得到的。需要注意的是同一个仿真工程里，有多个文件使用timescale，精度会按照最小...
txt文件读进rtl中（modelsim）
dajunzhi的博客
03-27 379
parameter LEN = 16, HIGHT = 1600, ADDR_LEN = 10, //ALL_DATA = 12; ALL_DATA = 1920000; //1200*1600 reg [LEN-1 : 0] mem [0 : ALL_DATA-1]; //reg [4 : 0] mem2 [0 : 8]; //reg [10 : 0] data1, data2; initial begin //$readmemh("./data/raw_data.txt",memory1); data1
modelsim仿真遇到的一些问题
heuhuirnh的博客
06-22 4565
modelsim仿真遇到的一些问题最近两年从FPGA转到IC设计之后，开发系统也是一直在linux上，以前FPGA开发使用的windows上的一些工具都比较生疏了。最近重下载了modelsim，写了个工程调试了一下，当中遇到了不少bug，经过朋友帮助以及网上搜索资料，在不断尝试后，总算跑通了。        下面记录的是modelsim的仿真步骤，遇到的一些问题，以及写的一个do文件。models...
modelsim打开Verilog 代码乱码解决方法
qq_38215697的博客
09-18 1202
modelsim打开Verilog 代码乱码解决方法
modelsim 仿真中遇到的问题
w40306030072的专栏
02-11 1822
1.在工程仿真当中，发现了位宽不是1位的信号，在仿真时为全f，但是其数据非f,可以展看此信号，查看其信号为仿真的正确值，非F; 2.在工程当中，仿真的时候，发现信号一直为x，红线。查看逻辑时，完全正确，在无解时，发现了顶层信号将输入数据连接成了输出数据；修改后正确。
对modelsim中带参数的模块进行仿真
youzjuer的博客
12-07 797
一、模块代码 module setting_reg #(parameter my_addr = 0, parameter width = 32, parameter at_reset=32'd0) (input clk, input rst, input strobe, input wire [7:0] addr, input wire [31:0] in, output reg [width-1:0] out, output reg changed);
Verilog HDL中使用系统任务 $readmemh遇到问题及解决方法
热门推荐
HXYDJ的博客
08-08 1万+
在Verilog HDL程序中有两个系统任务$readmemb和$readmemh，用来从文件中读取数据到存贮器中。这两个系统任务可以在仿真的任何时刻被执行使用，其使用格式共有以下六种： 1) $readmemb("<数据文件名>",<存贮器名>); 2) $readmemb("<数据文件名>",<存贮器名>,<起始地址>); 3) $readmemb("<数据文件名>",<存贮器名>,<起始地址&...
modelsim读取文件中的数据
最新发布
05-30
要在 ModelSim 中读取文件中的数据，可以使用 Verilog 中的 `$readmemh` 或 `$readmemb` 系统任务。这些任务可以从文件中读取十六进制或二进制格式的数据，并将其加载到内存中。 以下是使用 `$readmemh` 任务从文件中读取十六进制格式数据的示例： ```verilog module read_file; reg [31:0] mem[0:255]; // 定义一个 256 个元素的内存 initial begin $readmemh("data.hex", mem); // 从文件 data.hex 中读取数据并存储到内存 mem 中 end endmodule ``` 在上面的示例中，我们定义了一个 256 个元素的内存（`mem`），并使用 `$readmemh` 任务从文件 `data.hex` 中读取数据。读取的数据将按照文件中的顺序存储到内存中。 使用 `$readmemb` 任务也非常类似，只不过它可以从二进制格式的文件中读取数据。 需要注意的是，读取文件的路径应该是相对于 ModelSim 工作目录的路径。可以通过在 ModelSim 中执行 `pwd` 命令来查看当前的工作目录。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值