FPGA
文章平均质量分 94
K_O_Carnivist
这个作者很懒,什么都没留下…
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LVPECL转LVDS端接优化的经历
这两天画板子要处理PXIe的那几个3.3V的LVPECL信号,受FPGA的限制,需要在片外把电平转换成LVDS。之前找到的电路都比较占板面空间,导致那一区域特别挤。项目中电源芯片的输出数比较冗余,有空闲的电源可以用,借助这个条件想了个办法,把端接与电平转换用阻值相同的排阻完成,减少了面积使用。原创 2015-02-22 10:01:56 · 12345 阅读 · 1 评论 -
Vivado中用HDL定义BRAM存储器并用updatemem合成bit文件
在一个没有MicroBlaze或ZYNQ处理器、纯HDL的Vivado工程中,定义BRAM存储器,并用updatemem命令更新存储器初始化内容,而避免重新综合整个工程。原创 2015-12-14 17:40:50 · 11562 阅读 · 3 评论 -
PXI Express外设板信号汇总(更新中)
PXI Express外设板信号汇总,逐步添加。原创 2015-02-12 19:03:50 · 7088 阅读 · 1 评论 -
Vivado IP Package 自定义总线 Interface
在用Vivado制作自己的IP的时候,已经熟悉了将功能关联的一组port组合成一个interface。但截止到2014.4,Vivado还没有加入自定义interface的界面,像上HDMI接口Vivado就没有集成合适的interface。本文通过添加和修改相关XML文件来为IP添加自定义interface。原创 2015-02-11 21:19:32 · 9226 阅读 · 2 评论