开发板:zedboard
开发环境:Vivado 2013.4
操作步骤
新建RTL工程,选择开发板ZedBoard
源文件:描述逻辑
约束文件:硬件引脚与符号的对应关系
IP文件:外设封装,类似于C语言的库
添加verilog文件和引脚约束文件XDC(constraints)
综合->实现->生成比特流,这里有完整的日志文件
打开硬件管理器,并发现xc7z020_1这个设备
Vivado IDE
设备管理器
TCP服务器(CSE,端口60001)— 驱动的TCP客户端 — JTAG — FPGA
右键点击设备,选择program device
反复拨动SW[0],可以看到红色LED的亮灭。
这里有完整的TCL终端日志