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FPGA
Tiger-Li
大家好
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【无标题】
Xilinx FIFO使用总结FIFO是我们在FPGA开发中经常用到的模块,在数据缓存和跨时钟域同步等都会有涉及。在实际工程使用前,我们需要熟悉掌握FIFO IP的配置过程及时序特点。下面对xilinx的FIFO IP在vivado下的配置过程,以及主要信号的时序关系总结如下。其中,FIFO为同步FIFO,位宽为16bit,深度为128。一、配置过程1、首先,选择native类型的FIFO,然后选择common clock block RAM,即采用读写采用相同时钟的块RAM,如果FIFO深度小转载 2022-02-02 16:15:40 · 1673 阅读 · 0 评论 -
Verilog +: -:语法
“+:”、"-:"语法看到这个语法的时候是在分析AXI lite 总线源码时碰见的,然后查阅了资料,做出如下解释。1.用处这两个应该算是运算符,运用在多位的变量中,如下:slv_reg0[(byte_index8) +: 8] <= S_AXI_WDATA[(byte_index8) +: 8];2."+:"变量[起始地址 +: 数据位宽] <–等价于–> 变量[(起始地址+数据位宽-1):起始地址]data[0 +: 8] <--等价于--> data[.转载 2022-02-02 15:34:26 · 770 阅读 · 1 评论 -
Verilog 与 C 区别和联系,个人理解
1,Verilog 里面变量不叫变量,叫信号。 信号分两类: line 和 buffer。 对应组合逻辑和时序逻辑。要想保存状态,就得用时序逻辑。2,Verilog里面所有变量跟时钟对齐。所以Verilog代码本质是并行运行的。 各信号之间只跟时钟对齐。3,C语言是串行运行的,变量之间的逻辑关系可以通过指令顺序实现依赖。因此,只要跟算法逻辑对应就行了, 不用做专门的变量依赖和逻辑关系管理。例如:当后一条语句需要读一个变量的数据时,可以将待读取变量的状态改变语句放在状态读取语句前面。 4...原创 2021-12-22 09:22:42 · 3382 阅读 · 0 评论 -
verilog中defparam的用法及#的用法
有机会看下defparam的语法了:如下:当一个模块引用另外一个模块时,高层模块可以改变低层模块用parameter定义的参数值,改变低层模块的参数值可采用以下两种方式: 1)defparam 重定义参数 语法:defparam path_name = value ; 低层模块的参数可以通过层次路径名重新定义,如下例:module top ( .....)input....;output....;defparam U1 . Para1 = 10 ;M1 U1 (......转载 2021-03-23 14:22:06 · 831 阅读 · 0 评论 -
verilog 基本语法 {}大括号的使用
{}的基本使用是两个,一个是拼接,一个是复制,下面列举了几种常见用法。基本用法{ }表示拼接,{第一位,第二位…};{{ }}表示复制,{4{a}}等同于{a,a,a,a};所以{13{1‘b1}}就表示将13个1拼接起来,即13’b1111111111111。拼接语法详解即把某些倍号的某些位详细地列出来,中间用逗号分开,最后用大括号括起来表示一个整体信号,例如:{a, b[3:0], c, 3'b100}1也可以写成为:{a, b[3],b[2], b[1],b[0],c, 1'转载 2021-03-22 15:27:31 · 22832 阅读 · 0 评论 -
在FPGA领域中 HLS一直是研究的重点
我们为什么需要高层次综合高层次综合(High-level Synthesis)简称 HLS,指的是将高层次语言描述的逻辑结构,自动转换成低抽象级语言描述的电路模型的过程。所谓的高层次语言,包括 C、C++、SystemC等,通常有着较高的抽象度,并且往往不具有时钟或时序的概念。相比之下,诸如Verilog、VHDL、SystemVerilog 等低层次语言,通常用来描述时钟周期精确(cyc...转载 2019-12-18 19:18:41 · 1481 阅读 · 0 评论 -
FPGA需要跑多快?影响FPGA计算性能的几大因素
FPGA vs. ASIC专用芯片ASIC的开发流程是:设计、验证、流片、封装、测试;而FPGA已经是做好的芯片,所以不需要流片、封装、测试。这样,可以至少节省四个月的时间。另外ASIC还有可能多次流片才能成功,同步的软件开发也需要芯片做好才能完成大部分功能,这些也是时间成本。在量小的时候,FPGA的成本低,量大了之后,ASIC的成本低。FPGA的功耗比ASIC高,因为有很多多...转载 2019-12-18 08:48:46 · 4140 阅读 · 0 评论 -
FPGA求最大值和次大值
转载:https://www.cnblogs.com/sea-wind/p/8384596.html0. 题目 在FPGA上实现一个模块,求32个输入中的最大值和次大值,32个输入由一个时钟周期给出。(题目来自论坛,面试题,如果觉得不合适请留言删除) 从我个人的观点来看,这是一道很好的面试题目:其一是这大概是某些机器学习算法实现过程中遇到的问题的简化,是很有意义的一道题目...转载 2019-11-10 18:59:59 · 2112 阅读 · 0 评论 -
【FPGA】賽灵思FIFO内核的配置
想的是尽量每天更新一篇,前期先把常用内核配置简单总结一下。内核之后想再总结一下时许约束这部分。可能计划赶不上变化,今天先把FIFO说一下吧。关于FIFO常用的内核有几个细节,1.关于DRAM和BRAM的区别在上篇转的文章里说过了,2.还有一个就是关于异步FIFO需满和需空的问题:参考http://xilinx.eetop.cn/viewthread-613258里提到的问题,感觉下面回...转载 2019-10-25 11:28:47 · 870 阅读 · 0 评论 -
优化基于FPGA的深度卷积神经网络的加速器设计
http://www.openhw.org/module/forum/forum.php?mod=viewthread&tid=596480&highlight=神经网络【卜居博客】优化基于FPGA的深度卷积神经网络的加速器设计 [复制链接] 熊孩子a转载 2017-02-19 13:25:22 · 2287 阅读 · 0 评论 -
卷积神经网络的硬件加速(一)
http://www.openhw.org/module/forum/forum.php?mod=viewthread&tid=597673&highlight=神经网络http://www.openhw.org/module/forum/forum.php?mod=viewthread&tid=597674&highlight=神经网络【阿里集团卜居深度解析】卷积神经网络转载 2017-02-19 13:29:39 · 10473 阅读 · 0 评论 -
FPGA 延时和 吞吐率 Latency versus Throughput
Understanding Latency versus Throughput One of the effects of adopting a High Level Synthesis design methodology is that the barrier between "Systems designers" a转载 2017-02-19 16:41:56 · 2615 阅读 · 0 评论 -
DSP48E1原语使用说明之一
http://blog.163.com/sanlong_freedom/blog/static/25502028720151015111436185/DSP48E1原语使用说明之一 2015-11-16 00:28:29| 分类: 默认分类 | 标签:fpga |举报|字号 订阅转载 2017-02-10 20:41:55 · 11055 阅读 · 1 评论 -
DSP48E1的使用,实现RGB转YUV空间(2)---一步一步做图像拼接
DSP48E1的使用,实现RGB转YUV空间(2)---一步一步做图像拼接0赞发表于 2014/11/6 18:06:15 阅读(1543) 评论(0)这是接着上一篇文章,上一面文章主要介绍了下引脚以及应用的背景,这篇我主要是把源码贴出来,在程序中看看DSP24E1的各个属性是如何设置的。先看一下源码//-----------------Y的系数计算--转载 2017-02-10 20:44:08 · 1417 阅读 · 0 评论 -
DSP48E1的使用,实现RGB转YUV空间(1)---一步一步做图像拼接
http://blog.chinaaet.com/hitctrl2013/p/37501DSP48E1的使用,实现RGB转YUV空间(1)---一步一步做图像拼接0赞发表于 2014/11/6 17:55:03 阅读(902) 评论(0)硬件平台:ZYNQ软件平台:PA14.3FPGA的强项在逻辑,运算似乎是它的弱项,不像转载 2017-02-10 20:46:25 · 2191 阅读 · 0 评论 -
【XIlinx-ZYNQ】 TPG+VTC+AXI4_to_Stream_out构建简单显示电路
【XIlinx-ZYNQ】 TPG+VTC+AXI4_to_Stream_out构建简单显示电路0赞发表于 2015/5/22 10:36:43 阅读(2811) 评论(4) 写在前面的话: 很多做视频图像的朋友在入门的时候都会有涉及到视频图像显示这块,那么在使用xilinxFPGA做显示时,除了自己写显示的驱动代码外,xilinx公司提供一个用于将AXI4st转载 2017-02-10 20:47:41 · 6463 阅读 · 0 评论 -
如何评价微软在数据中心使用FPGA代替传统CPU的做法?
https://www.zhihu.com/question/24174597如何评价微软在数据中心使用FPGA代替传统CPU的做法?微软数据中心里的服务器仍然由传统的英特尔 CPU 主宰,但根据外媒最新消息称,微软现在正计划采用现场可编程阵列或现场可编程门阵列(FPGA)来代替原有的处理器架构,让微软可以采用自主软件专门修改并为自己转载 2017-02-11 10:47:55 · 1622 阅读 · 0 评论 -
快速实现基于FPGA的脉动FIR滤波器,VHDL,脉动阵列,PE处理单元,FIR滤波器
http://www.hqew.com/tech/sheji/459468.html快速实现基于FPGA的脉动FIR滤波器,VHDL,脉动阵列,PE处理单元,FIR滤波器发布:2016-08-10 | 作者: | 来源: zhoushibo | 查看:1281次 | 用户关注:引言目前,用FPGA(现场可编程门阵列)实现FIR(有限冲击响应)滤波器的方法大多转载 2017-02-11 12:56:13 · 2295 阅读 · 0 评论 -
TFLOPS 数据处理速度
TFLOPS 编辑本词条缺少名片图,补充相关内容使词条更完整,还能快速升级,赶紧来编辑吧!TFLOPS,即每秒浮点运算次数[1] (亦称每秒峰值速度)是每秒所执行的浮点运算次数(英文:Floating-point operations per second;缩写:FLOPS)的简称,被用来估算电脑效能,尤其是在使用到大量浮点运算的科学计算领域中。正因为FLOPS字尾的转载 2017-02-11 12:57:31 · 3876 阅读 · 0 评论 -
FPGA 脉动阵列的设计
http://archive.ednchina.com/bbs.ednchina.com/BLOG_ARTICLE_3017115.HTM一:定义脉动阵列:数据流同步流过相邻的二维阵列单元的处理器结构,一般不同方向流过不同数据。如下图:二维不同数据在同一时钟下依次输入每个处理单元,而后完成乘法并存在其寄存器中。二:举例转载 2017-02-11 10:58:42 · 14639 阅读 · 2 评论 -
硬件乘法器的意义何在?乘法直接乘不就可以了吗。我verilog里编写a*b即可,为什么要移位相加去乘?
https://www.zhihu.com/topic/19570427/top-answers 话题汇总https://www.zhihu.com/question/45554104硬件乘法器的意义何在?乘法直接乘不就可以了吗。我verilog里编写a*b即可,为什么要移位相加去乘?106赞同反对,不会显示你的姓名转载 2017-02-11 20:21:32 · 9248 阅读 · 0 评论 -
FPGA, 电路为什么要有触发器这种结构? 流水线
https://www.zhihu.com/topic/19570427/top-answers电路为什么要有触发器这种结构?young cc芯片(集成电路)话题优秀回答者 找工作,求推荐…收录于 编辑推荐 •586 人赞同题主,这是个很好的问题,因为触发器(flip flop)是数字电路很重要的基础,会了这个才能设计大规模电路,我来认真回答转载 2017-02-11 20:37:08 · 2048 阅读 · 0 评论 -
为什么ASIC的频率可以达到GHz,而FPGA只能达到几百MHz?
为什么ASIC的频率可以达到GHz,而FPGA只能达到几百MHz?岑川 复旦大学学渣 微电子291 人赞同人生第一次啊……竟然上了100赞……好多知乎上一直关注的学长和前辈们还有大V都给点了赞我好受鼓舞啊:-D谢谢大家其实如果是搞FPGA结构或者CAD的话,这些都是基础了,本人也只是个大四狗还在学习中。。。看到点赞的基本都是搞IC的,你们都是我前辈,转载 2017-02-11 20:40:28 · 2710 阅读 · 0 评论 -
进行异构计算时,GPU,FPGA,CPU,DSP这些平台各有什么特点?如何选择?
进行异构计算时,GPU,FPGA,CPU,DSP这些平台各有什么特点?如何选择?林名 7年了,是不是该告别64 人赞同恰好做系统方案时评估过,有些经验,正好来回答。不过只能简单说一下,具体数据属于公司机密。不知题主想做哪类运算。就纯粹运算能力来说。先从最弱的说起一般来讲最弱的是cpu。虽然cpu主频最高,但是单颗也就8核,16核的样子,一个核3.转载 2017-02-11 20:49:13 · 2639 阅读 · 0 评论 -
目前在机器学习领域异构计算得到重视,GPU占据主流位置,Fpga初现端倪,不知fpga在机器学习的前景如何?
目前在机器学习领域异构计算得到重视,GPU占据主流位置,Fpga初现端倪,不知fpga在机器学习的前景如何?李一雷 拉扎维差点把我的Prelim挂掉,从此一生黑66 人赞同2016 11/7 更新: 加入了服务器端FPGA与GPU的比较=====================本文原来发布在《矽说》专栏,欢迎关注:)FPGA vs. ASIC,谁将引领移转载 2017-02-11 20:47:16 · 2430 阅读 · 0 评论 -
如何看待xilinx提出的all progarmable 的概念?
如何看待xilinx提出的all progarmable 的概念?JonsonXP 可重编程架构研究,FPGA,CAD开发78 人赞同这是个不错的问题,本质上是对FPGA未来角色的思考。简单说下我的看法。Computing面临什么问题?社会的IoT(物联网)化高速发展,思科IBSG曾预测2020年联网设备数会超过500亿台,这个数字是2015年的2倍。处理、转载 2017-02-11 20:44:48 · 329 阅读 · 0 评论 -
为什么说FPGA是硬件并行的?
为什么说FPGA是硬件并行的?习天天83 人赞同不能拿vhdl/verlog当编程语言来理解。比如一个16bit的full adder,你在vhdl里面可以表达为 S = P + Q,但在数字电路层面,每个unit都是独立,并行计算的,你在给出 Pn 和 Qn 高电平或者低电平的同时你就已经有了结果。若是有另外一个表达式 C = A + B,则表现在数字转载 2017-02-11 20:44:06 · 4332 阅读 · 0 评论 -
为什么CPU主频一般都比FPGA快,但是却说FPGA可以帮助CPU加速?
为什么CPU主频一般都比FPGA快,但是却说FPGA可以帮助CPU加速?95赞同反对,不会显示你的姓名young cc芯片(集成电路)话题优秀回答者 找工作,求推荐…95 人赞同尺有所短,寸有所长。虽然CPU主频很高,但其是通用处理器,做某个特定运算(如信号处理,图像处理)可能需要很多个时钟周期;而FPGA可以通过编程重组电路,直接生成专用电路,加上电路转载 2017-02-11 20:42:37 · 2049 阅读 · 0 评论 -
Verilog中wire和reg数据类型的区别
http://blog.csdn.net/l_y_h_89/article/details/9722201Verilog中wire和reg数据类型的区别标签: Verilog wire regtestbench2013-08-02 22:35 1374人阅读 评论(0) 收藏 举报 分类:Verilog(3)转载 2017-02-12 17:26:06 · 4082 阅读 · 0 评论 -
verilog模块中各个变量的类型怎么确定
朋友,我来告诉你答案!这是我刚才搜到的、感觉说的挺不错的:整数、实数和时间寄存器类型整数是一种通用的寄存器数据类型,用于对数量进行操作,使用integer进行声明。integercounter;//一般用途的变量用作计数器initialcounter=-1;//把-1存储到寄存器中实数:实常量和实数寄存器数据类型使用关键字real来声明,可以用十进制或科学计数法来表示。实数转载 2017-02-12 17:44:52 · 2148 阅读 · 0 评论 -
第一篇,打个标
第一篇,打个标原创 2017-01-26 11:03:55 · 442 阅读 · 0 评论 -
脉动阵列笔记:
http://hsanyi.blog.163.com/blog/static/5502232520114141175990/一维脉动阵列是这样的“二维"空间:一个维度是PE空间,也就是说PE是线形的,另一个维度是时间;二维脉动阵列是一个三维空间,其中两个维度形成PE空间,显然PE就是平面网络,可能是矩形,也可能是三角形或者六边形,另一个维度是时间。设计脉动这列,转载 2017-01-26 11:08:33 · 3103 阅读 · 4 评论 -
矩阵转置 FPGA
http://hsanyi.blog.163.com/blog/static/55022325201141410240710/矩阵转置,算是矩阵运算里头最常用也是比较简单的操作,其算法思想是比较简单的,但是放到FPGA上来实现,我们要考虑的就没有那么简单了,因为我们并不只是单单实现其功能,还用考虑速度和面积这两个因素;由于矩阵转置中,没有涉及转载 2017-01-26 11:07:18 · 6060 阅读 · 2 评论 -
为什么 CPU 等的频率可以达到 GHz 级,但一般的 FPGA 芯片的频率只能在百 MHz 级呢?
为什么 CPU 等的频率可以达到 GHz 级,但一般的 FPGA 芯片的频率只能在百 MHz 级呢?添加评论 分享默认排序按时间排序9 个回答28赞同反对,不会显示你的姓名刘涛 盲目进入手游开发,痛苦摸索中... ...28 人赞同个人理解,欢迎讨论。转载 2017-02-15 11:56:48 · 5440 阅读 · 0 评论 -
FPGA的时钟和复位
http://blog.sina.com.cn/s/blog_aec06aac010164a2.htmlFPGA的时钟和复位 (2013-03-02 21:10:58)转载▼标签: fpga it分类: FPGA设计经验 时钟,复位和电源转载 2017-02-15 12:08:06 · 3052 阅读 · 0 评论 -
FPGA时钟问题
http://blog.chinaunix.net/uid-7547035-id-60220.htmlFPGA时钟问题 2010-06-11 15:55:39分类: 嵌入式1. FPGA的全局时钟是什么?FPGA的全局时钟应该是从晶振分出来的,最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的。转载 2017-02-15 12:25:20 · 2832 阅读 · 0 评论 -
如何正确使用FPGA的时钟资源
http://www.elecfans.com/emb/fpga/20130723324777.html[导读] 赛灵思在其FPGA中提供了丰富的时钟资源,大多数设计人员在他们的FPGA设计中或多或少都会用到。不过对FPGA设计新手来说,什么时候用DCM、PLL、PMCD和MMCM四大类型中的哪一种,让他们颇为困惑。本文为您解惑...... 把握DCM、转载 2017-02-15 12:42:43 · 5826 阅读 · 0 评论 -
xilinx时序约束
转自:http://blog.chinaunix.net/uid-15887868-id-4091631.html在进行FPGA的设计时,经常会需要在综合、实现的阶段添加约束,以便能够控制综合、实现过程,使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具,在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xi转载 2017-02-15 12:59:03 · 625 阅读 · 0 评论 -
Xilinx FPGA 学习笔记——原语 BUFIO 的理解
http://blog.csdn.net/lg2lh/article/details/45375317我一直没搞明白BUFIO是干嘛用的。官方解释有这么一段话,如下:(virtex的)“BUFIO是用来驱动I/O列内的专用时钟网络,这个专用的时钟网络独立于全局时钟资源,适合采集源同步数据。BUFIO只能由位于同一时钟区域的Clock-Capable I/O驱转载 2017-02-15 13:00:57 · 1305 阅读 · 0 评论 -
ZYNQ 的三种GPIO :MIO EMIO AXI_GPIO 小节
http://blog.csdn.net/lg2lh/article/details/49499587学了zynq一段时间,一上来的时候就被zynq的GPIO唬住了,实在没搞清楚zynq的GPIO怎么回事,一会这样,一会那样,最后才慢慢发现zynq至少有3种GPIO可以调用。难怪我觉得每篇介绍GPIO的博客说的有一些不一样呢。我们先看有哪三种GPIO:MIO、E转载 2017-02-15 13:02:27 · 684 阅读 · 0 评论