MATLAB中生成随机数方法总结

1. randi : 产生均匀分布的伪随机整数 %产生一个1至10之间的随机矩阵,大小为2x5; s1 = randi(10,2,5); %产生一个-5至5之间的随机矩阵,大小为1x10; s2 = randi([-5,5],1,10); 2. rand: 产生均匀分布的伪随机数 %产生一个0...

2019-05-22 09:50:50

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verilog 建立可综合模型的原则

础知识:verilog 不可综合语句 (1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,b...

2019-05-21 11:50:25

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FPGA篇(三)基于FPGA的几种排序算法

https://blog.csdn.net/yanchuan23/article/details/79780605 目录 1冒泡法和比较排序法 1.1算法原理 1.2仿真结果 1.3算法优缺点 2并行全比较排序法 2.1算法原理及Verilog实现 2.2仿真结果 2.3...

2019-05-17 15:05:24

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比较排序算法

http://www.cnblogs.com/gaochundong/p/comparison_sorting_algorithms.html 比较排序算法分类 比较排序(Comparison Sort)通过对数组中的元素进行比较来实现排序。 比较排序算法(Comparison ...

2019-05-17 14:45:26

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冒泡排序,插入排序,选择排序三种算法的优劣

https://www.jianshu.com/p/9f724c880124 最近听了王争老师的数据结构与算法之美,大有获益,特写此博客与大家分享. 排序算法太多了,但大体可以归结于三类,冒泡排序,插入排序,选择排序,那么如果分析一个算法呢,评价一个算法的优劣呢,可以从三方面入手,1.排序...

2019-05-12 10:18:50

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基于Batcher比较器的双调排序网络

1. Batcher比较器   Batcher比较器是指如果在两个输入端给定输入x,y,再在两个输出端输出最大值max{x,y}和最小值min{x,y}。如图1所示,我们规定Batcher比较器的上输出端输出最小值,下输出端输出最大值。 2. 双调序列   所谓双调序列(Bitonic ...

2019-05-11 21:52:11

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C语言 奇偶排序算法详解及实例代码

https://bbs.csdn.net/topics/80314177 C语言奇偶排序算法 奇偶排序,或奇偶换位排序,或砖排序,是一种相对简单的排序算法,最初发明用于有本地互连的并行计算。这是与冒泡排序特点类似的一种比较排序。该算法中,通过比较数组中相邻的(奇-偶)位置数字对,如果该奇偶对是...

2019-05-11 19:40:20

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verilog 2001 基础知识, 向量, 有符号运算, 高维数组

1.Verilog-2001的由来 Verilog HDL虽然得到了广泛应用,但是人们在应用过程中也发现了Verilog的不少缺陷。在2001年,OVI(Open Verilog Initiative)向IEEE提交了一个改善了用户觉得原始的Verilog-95标准缺陷的新的标准。这一扩...

2019-05-07 15:50:16

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【verilog语法】二维数组

https://blog.csdn.net/carlsun80/article/details/77726060 verilog中二维数组使用有些限制,比如不能作为module的输入输出port(如果确实有需要,只能用将等效为展开的二维数组的一维数组来代替了),另外二维数据初始化时,目前看只能用...

2019-05-07 15:45:06

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Verilog 模块调用端口的连接规则

https://www.cnblogs.com/xuqing125/p/8884403.html 在verilog中,所有的端口隐含地声明wire类型;如果输出类型的端口需要保存数值,则必须将其显式地声明为reg数据类型。 不能将input和inout类型的端口声明为reg数据类型,因为re...

2019-05-06 18:20:47

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关于Verilog 中的for语句的探讨

http://www.cnblogs.com/xd-elegant/p/4520920.html 在C语言中,经常用到for循环语句,但在硬件描述语言中for语句的使用较C语言等软件描述语言有较大的区别。 在Verilog中除了在Testbench(仿真测试激励)中使用for循环语句外...

2019-05-06 13:39:41

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DSP数的表示:定点数乘法

2018年05月13日 16:46:43苗小熊阅读数:1096 DSP数的表示:定点数乘法 [toc] 本文翻译自https://www.allaboutcircuits.com/technical-articles/multiplication-examples-using-the-fixe...

2019-04-30 08:14:16

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FPGA定点小数计算

首先,说明一下,这一系列的博文是对之前一段时间写的几篇文章的一个整理,在原有文章的基础上添加一些基本的理论。优化文章结构等。 之前的文章地址分别为: FPGA定点小数计算(Verilog版)第一篇——加法运算: http://blog.chinaaet.com/justlxy/p/51000...

2019-04-29 20:46:44

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Verilog基础知识(有符号数运算规则,加减运算,乘法运算中的符号位拓展问题)

https://blog.csdn.net/maxwell2ic/article/details/80620991 rule of thumb The format of the signed type is two’s complement. 有符号数均为补码表示 If any oper...

2019-04-29 20:42:56

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关于verilog中的signed类型

在数字电路中,出于应用的需要,我们可以使用无符号数,即包括0及整数的集合;也可以使用有符号数,即包括0和正负数的集合。在更加复杂的系统中,也许这两种类型的数,我们都会用到。 有符号数通常以2的补码形式来表示。图1列出了4位二进制表示法所对应正负数。进一步观察,我们发现两种类型数的加减法是一样的...

2019-04-29 16:45:39

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verilog中signed的使用

1、在verilog中有时会用signed修饰符来修饰定义的数据,运算的时候也会用$signed()任务来强制转换数据,那么signed的修饰是为什么呢,是为了区分有符号数和无符号数的加法和乘法吗?其实不是的,因为有符号数和无符号数据的加法强结果和乘法器结构是一样的,signed的真正作用是决定如...

2019-04-29 16:15:19

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fpga定点数表示数据的理解

1、对任意一个数,都可以表示成二进制的形式。如十进制数11.625,的二进制数为1011△101。 2、定点数是指小数点在数中的位置是固定保持不变的二进制数。定点数通常把数限制在-1~1之间,把小数点规定在符号位和数据位之间。N bit表示正小数ɑ,则小数ɑ的范围是 3、定点数的三种表示方...

2019-04-28 09:52:24

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FPGA定点小数运算

谓定点小数,就是小数点的位置是固定的。我们是要用整数来表示定点小数,由于小数点的位置是固定的,所以就没有必要储存它(如果储存了小数点的位置,那就是浮点数了)。既然没有储存小数点的位置,那么计算机当然就不知道小数点的位置,所以这个小数点的位置是我们写程序的人自己需要牢记的。 先以10进制为例。...

2019-04-27 20:49:46

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浮点数和定点数的相互转换(浮点数量化为定点)

2018年09月29日 12:40:07鸟恋旧林XD阅读数:6995 版权声明:本文为博主原创文章,未经博主允许不得转载。 https://blog.csdn.net/niaolianjiulin/article/details/82764511 目录 1. 这篇博客将要讨论什么? 2...

2019-04-26 18:53:10

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浮点数的二进制表示

2019-04-26 16:45:01

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