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原创 16-QAM的Gardner符号定时

从网上找的程序修改而来,网上的程序都是4倍采样,而看Gardner的资料介绍都是2倍采样。故改了一个2倍采样的16qam定时程序,第一版。程序运行后的星座图如下,uk为0.7884,猜猜为什么。

2024-07-19 18:04:30 276

原创 一种频偏估计与补偿方法

一种简易的频偏补偿方法,使用QAM等信号。

2024-07-05 17:44:35 158

原创 QAM MMA

MMA是改进的CMA,有RCA和CMA的优点,还能对相位误差进行修正。

2024-07-03 19:35:29 245

原创 QAM CMA

QAM-16的盲均衡算法,采用CMA算法。

2024-07-03 17:50:20 124

原创 扫频的matlab及FPGA实现

扫频FPGA

2023-01-17 17:17:19 1380

原创 信道综和(1)

信道化综合实现

2023-01-17 16:39:17 742

原创 数字化信道

多相滤波数字信道化

2022-12-21 10:43:52 2777 5

原创 成型滤波与匹配滤波

成型滤波与匹配滤波总是成对出现。常见的组合有升余弦滤波(发射端)+ 单位冲击响应(接收端)平方根升余弦滤波(发射端)+ 平方根升余弦滤波(接收端)成型滤波的波形不只升余弦的方式,还有其他波形。后面补充成型滤波设计原理和作用原理。MATLAB设计b = rcosdesign(beta,span,sps,shape);beta——滚降系数span——截断符号数sps——过采样倍数shape——‘sqrt’表平方根升余弦滤波器,‘normal’为升余弦滤波器。...

2021-05-07 22:54:17 4684 1

原创 频率粗同步

频率同步分为频率粗同步和频率精同步。粗同步主要是消除比较大的频偏。可以采用已知符号或盲估计的方法。精同步主要是消除比较小的频偏,常用导频进行估计。盲估计算法:计算信号的mmm次方,然后进行FFT,找出最大频率偏移,补偿频率偏移。已知符号估计算法:提取已知符号,然后与本地已知符号的共轭相乘,进行FFT,找出最大频率偏移,补偿频率偏移。MATLAB实例...

2021-05-07 21:58:04 2424

原创 平方定时恢复

平方定时恢复的公式:μ=−12πangle(∑0LN−1∣x(k)∣2e−j2πk/N)\mu=-\frac{1}{2\pi}angle(\sum^{LN-1}_{0} |x(k)|^2e^{-j2\pi k/N})μ=−2π1​angle(∑0LN−1​∣x(k)∣2e−j2πk/N)其中,NNN为过采样倍数,LLL为帧长度。定时过程:计算出μ\muμ以后,求出最佳采样点偏移,然后通过分数采样率变换,再进行N倍抽取。MATLAB仿真实例...

2021-05-07 21:34:46 932

原创 FM的调制与解调(草稿)

FM调制结构I2SADCPCMLPF:15KHzUpampleLPF:15KHzUpsampleMPX EncoderCORDICUpsampleDUC/ADC结构说明需要确定DUC的输入符号率fDUCf_{DUC}fDUC​。确定音频ADC的采样率。若这里采用半带插值滤波,因此,输入采样率必须满足fadc=fDUC2nf_{adc}=\frac{f_{DUC}}{2^{n}}fadc​...

2020-04-24 17:41:37 3216

原创 正交均衡器(QEQ:Quadrature Equalizer)

@TOC正交均衡器(QEQ:Quadrature Equalizer)QEQ主要作用是补偿信道内的增益和相位的失衡。结构

2020-04-11 14:40:57 1044

原创 DDR2的调试记录(MT47H64M16)-草稿

环境说明由于项目设计需要,在FPGA上挂载了一个1G的DDR2 SDRAM,型号为MT47H64M16,FPGA为Cyclone IV E系列。要用DDR2实现多个GMII高速输入的缓存。DDR2驱动需求:1、最大限度的提升DDR2的吞吐率。2、支持多通道、不同类型、不同位宽的数据。3、支持FIFO和RAM两种接口。结构-->FIFO[0]---->|---...

2020-03-27 17:01:46 1094 1

原创 时序分析之IO约束

时序分析的基本原理:无图,先略。IO约束的基本原理:IO约束有输入延迟约束和输出延迟约束。输入延迟和输出延迟约束的方法完全一致。因此,只需要了解输入延迟的约束即可。输入延迟的约束需要用到最基本的时序分析模型。由于编译工具并不清楚IO接口处的时序和相位关系。因此,不做时序约束的话,将可能导致不能正确的采样数据。由基本的时序分析原理可以知道,影响后端时钟和数据的相位关系的因素有:前...

2019-10-31 11:37:17 1797

原创 Quartus II IP生成报错

在使用Quartus II生成DDR2的时候,IP生成过程中卡住,无法生成IP核。只需要将进程quartus_map.exe结束即可。必要时,需要多次结束该进程。https://blog.csdn.net/weixin_36339155/article/details/73741732https://blog.csdn.net/qq_37145225/article/details/865...

2019-07-03 17:32:40 2980

原创 RGMII的时序约束实例

RGMII接口:https://blog.csdn.net/kemi450/article/details/91388581RGMII接口的约束:这里,已125MHz时钟为例,配置PHY使时钟和数据相移90°。接收端: 创建输入时钟和虚拟时钟。其中,虚拟时钟用以描述输入延时。 create_clock -name {rgmii_rxclk} -period 8.000 -...

2019-06-26 18:11:47 10710 3

原创 RGMII接口(KSZ9031)

概述:RGMII的时序是时钟双沿采样,在默认的RGMII时序中,时钟(RXC/TXC)边沿与数据边沿(TXD/RXD/TX_CTL/RX_CTL)的对齐,因此,FPGA想要正确收发数据,需要对TXC或RXC进行适当的延迟。由于最高时钟为125MHz,最佳延迟为2ns。RGMII接口时序延迟设计:在三速网络应用中,通常的方案需要125MHz,25MHz和2.5MHz的时钟和相移90°...

2019-06-12 13:17:41 17678 1

原创 正交调制原理(未完)

1、原理:调制信号的一般模型:将其展开,有:重新组合:又因为:所以:I、Q为极坐标系的表示方法。其中,I为同相(in-phase)载波幅度,Q为正交(quadrature-phase)载波幅度。频谱反转:2、调制和频谱搬移已知信号的频谱:调制则与载波相乘相乘,其频谱频谱搬移则与相乘,其频谱...

2019-05-31 17:05:14 7531

原创 陷波滤波器(Notch Filter)和峰值滤波器(Peak Filter)

陷波滤波器(Notch Filter):陷波滤波器是带阻滤波器的一种,其阻带很窄,因此也称点阻滤波器。常常用于去除固定频率分量或阻带很窄的地方。如用于去除直流分量,去除某些特定频率分量。峰值滤波器与陷波滤波器恰好相反,峰值滤波器是带通滤波器的一种,其通道很窄。常常用于保留固定频率分量或通道很窄的地方。陷波滤波器的设计:这里,设计一个去直流的应用。设计过程:通过filterD...

2019-05-17 10:05:52 42458 3

原创 分数倍采样率转换

分数倍采样率转换:在工程中,输入采样率和输出采样率不都是整数倍关系,常常出现分数倍采样率的转换(如音频采样率44.1KHz转换到48KHz等)。分数倍采样率的实现方法有很多,法罗滤波器便是其中一种实现,法罗滤波器由于其结构简单,易于实现,在采样率转换的应用中经常使用,常见的如音频采样率转换、基带信号处理等等。法罗滤波器的结构:这里,只总结相关的实现方法,不需要对法罗滤波器的原理有很深的...

2019-05-16 18:32:58 15299 11

原创 根升余弦(成型)滤波器

成型滤波器定义:频谱模板:设计实现:设计重要的几个指标:带内波纹<0.4dB,带外抑制>40dB,奈奎斯特频率波纹<0.4dB。在matlab中,有面向对象设计、直接函数设计和工具箱设计的方法。这里采用filterDesigner(fdatool)进行设计。在“Response Type”选择“Raised-cosine”,“Design Method”默...

2019-05-13 16:26:04 18007 4

原创 AXI总线之寄存器配置实现

在zynq系列中,PS与PL的数据交互主要通过AXI总线进行,对于少量数据的传输(如寄存器配置、状态信息获取等)常常采AXI4-LITE。对于大量的、高速的数据传输,常采用AXI4-FULL。虽然官方也有不少模板,但是本着“自给自足”的原则,结合“适合自己的才是最好的”的方针,决定自己设计一个Slave AXI4 Lite接口。设计目标:CPU通过AXI4-Lite接口与FPGA进行数据交...

2019-05-08 14:48:55 4555

原创 AXI总线之DDR控制器的实现

由于FPGA的内部RAM资源实在有限,同时又不得不面临大数据量缓存的问题,因此,将DDR进行共享成了最为直接有效的解决方案。设计目标:PL端有多个需要大量数据缓存的通道,让每个通道都将DDR作为外部缓存(FIFO)。注意,总的突发在1Gbps左右。设计过程:这是一个典型的PL端的DDR控制器实现,采用M-AXI总线,因为瞬间数据率可能在1Gbps左右,因此数据位宽设计成(64/32...

2019-05-08 11:31:13 6634

原创 AXI总线之DMA的实现

在zynq系列中,PS与PL的数据交互主要通过AXI总线进行,对于少量数据的传输(如寄存器配置、状态信息获取等)常常采AXI4-LITE。对于大量的、高速的数据传输,常采用AXI4-FULL。虽然官方也有相应的DMA模块,但是本着“自给自足”的原则,结合“适合自己的才是最好的”的方针,决定自己做一个基于AXI的DMA控制器。设计目标:PHY芯片挂在PL端,完成PL端网口与PS端的数据交换...

2019-05-08 10:52:52 3816

iso 13818.7z

ISO 13818-1标准技术文档,包含中文和英文文档,英文2017版,中文2006版。

2019-07-08

audio resample(音频重采样)

xilinx的音频重采样模块Verilog源码,可以实现任意采样率的转换,供大家学习。

2019-06-05

Vivado 2016.3 License

INCREMENT VIVADO_HLS xilinxd 2037.05 permanent uncounted AF3E86892AA2 \ VENDOR_STRING=License_Type:Bought HOSTID=ANY ISSUER="Xilinx \ Inc" START=19-May-2016 TS_OK INCREMENT Vivado_System_Edition xilinxd 2037.05 permanent uncounted \ A1074C37F742 VENDOR_STRING=License_Type:Bought HOSTID=ANY \ ISSUER="Xilinx Inc" START=19-May-2016 TS_OK PACKAGE Vivado_System_Edition xilinxd 2037.05 DFF4A65E0A68 \ COMPONENTS="ISIM ChipScopePro_SIOTK PlanAhead ChipscopePro XPS \ ISE HLS_Synthesis AccelDSP Vivado Rodin_Synthesis \ Rodin_Implementation Rodin_SystemBuilder \ PartialReconfiguration AUTOESL_FLOW AUTOESL_CC AUTOESL_OPT \ AUTOESL_SC AUTOESL_XILINX petalinux_arch_ppc \ petalinux_arch_microblaze petalinux_arch_zynq ap_sdsoc SDK \ SysGen Simulation Implementation Analyzer HLS Synthesis \ VIVADO_HLS" OPTIONS=SUITE

2017-01-03

夏宇闻-Verilog经典教程

书名:夏宇闻-Verilog经典教程 格式:pdf 页数:334

2009-12-11

从算法设计到硬线逻辑实现-实验练习与Verilog语法手册

书名:从算法设计到硬线逻辑实现-实验练习与Verilog语法手册 作者:夏宇闻 页数:158 格式:pdf

2009-12-11

testbench (Verilog)

书名:testbench preliminary 内容:描述硬件描述语言仿真的方法 语言:中文 格式:pdf 页数:13

2009-12-11

华为FPGA设计流程指南

书名:华为FPGA设计流程指南 类型:doc 页数:12

2009-12-11

复杂数字电路与系统的VerilogHDL设计技术 pdf

书名:复杂数字电路与系统的VerilogHDL设计技术 类型:pdf电子书 页数:200

2009-12-11

《FPGA开发全攻略—技巧篇》下册

FPGA是英文Field Programmable Gate Array的缩写,即现场可编程门阵列,它是在PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的, 既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。它是当今数字系统设计的主要硬件 平台,其主要特点就是完全由用户通过软件进行配置和编程,从而完成某种特定的功能,且可以反复擦写。在 修改和升级时,不需额外地改变PCB电路板,只是在计算机上修改和更新程序,使硬件设计工作成为软件开发 工作,缩短了系统设计的周期,提高了实现的灵活性并降低了成本,因此获得了广大硬件工程师的青睐。

2009-12-11

《FPGA开发全攻略—基础篇》上册

FPGA是英文Field Programmable Gate Array的缩写,即现场可编程门阵列,它是在PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的, 既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。它是当今数字系统设计的主要硬件 平台,其主要特点就是完全由用户通过软件进行配置和编程,从而完成某种特定的功能,且可以反复擦写。在 修改和升级时,不需额外地改变PCB电路板,只是在计算机上修改和更新程序,使硬件设计工作成为软件开发 工作,缩短了系统设计的周期,提高了实现的灵活性并降低了成本,因此获得了广大硬件工程师的青睐。

2009-12-11

高频Q表及其应用.pdf

电阻器、电容器、电感器都是电路的基本元件。电路基本元件参数是电路测试的基本内容之一。电路参数测试仪器是基本测试仪器。由于电路元件的工作频率范围不同,测试的方法和测试的仪器也有所不同。对于工作在低频电路中的元件大多采用电桥法和万用电桥;对于工作在高频电路中的元件,大多采用谐振法和Q表等。

2009-08-24

基于FPGA技术的虚拟数字扫频仪的设计

name:基于FPGA技术的虚拟数字扫频仪的设计 format:pdf

2009-08-24

频普仪使用及原理.ppt

文件名: 频普仪使用 格式: ppt 页数: 42

2009-08-13

怎样使用放大器.pdf

书名:<<怎样使用放大器>> 格式:pdf 页数:152

2009-08-13

各种封装类型图.doc

文件名:各种封装类型图 格式:doc 内容:各种各样的封装,实体彩色图片

2009-08-13

51常用寄存器.doc

51单片机常用寄存器速查表 页数:2 文件类型:doc

2009-08-13

模拟电子基本单元电路.pdf

模拟电子基本单元电路.pdf 包含了各种基本模拟电路,对进一步开发和设计电路具有指导意义

2009-08-13

实用电子小软件集合 51,电感,电阻计算等

51单片机串行口初值计算器.exe 51单片机定时器初值计算器.exe LC频率、电感、电容计算软件 评.exe 电阻并联计算器.exe 空心线圈电感量的计算.exe 数码管计算软件.exe 数制转换小程序.EXE 衰减器计算器.exe

2009-08-13

Fpga实用28个案例

LED控制VHDL程序与仿真.doc LCD控制VHDL程序与仿真.doc ADC0809 VHDL控制程序.doc 波形发生程序.doc .......

2009-08-13

NIos II软处理器快速入门.doc

Nios II是一个用户可配置的通用RISC嵌入式处理器。 Nios II处理器的优点和特性 使用Nios II处理器的用户可以根据他们的需要来调整嵌入式系统的特性、性能以及成本,快速使得产品推向市场,扩展产品的生命周期,并且避免处理器的更新换代。

2009-08-09

微机原理及接口技术.pdf

本书以PC486为主要背景,对32位微型计算机的系统结构,指令系统,汇编语言,存储器,中断与中断控制,I/O接口进行了系统论述. 张凡 盛珣华 编著 中国铁道出版社

2009-08-09

常用数字逻辑芯片资料

常用数字逻辑芯片资料 74LS系列 SN74LS系列

2009-07-29

使用modelsim进行仿真

ModelSimSE进行功能仿真和时序仿真 modelsim 中文.pdf Modelsim上机指导.pdf

2009-07-29

VHDL语言例程集锦

VHDL语言例程集锦,官方常用例子,语言:英文

2009-06-06

空空如也

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