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AXI
kemi450
愿通信没有技术门槛,人人都可以快速上手。
本人在通信领域从事python和fpga开发。
本人所发表的文章和代码均参考于论文、书籍及网络整理而成。
本人对文章、代码的正确性不做保证,请自行验证。
本人仅对通信算法进行实用性的描述,不做理论推导。
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AXI总线之DDR控制器的实现
由于FPGA的内部RAM资源实在有限,同时又不得不面临大数据量缓存的问题,因此,将DDR进行共享成了最为直接有效的解决方案。设计目标:PL端有多个需要大量数据缓存的通道,让每个通道都将DDR作为外部缓存(FIFO)。注意,总的突发在1Gbps左右。设计过程:这是一个典型的PL端的DDR控制器实现,采用M-AXI总线,因为瞬间数据率可能在1Gbps左右,因此数据位宽设计成(64/32...原创 2019-05-08 11:31:13 · 6563 阅读 · 0 评论 -
AXI总线之DMA的实现
在zynq系列中,PS与PL的数据交互主要通过AXI总线进行,对于少量数据的传输(如寄存器配置、状态信息获取等)常常采AXI4-LITE。对于大量的、高速的数据传输,常采用AXI4-FULL。虽然官方也有相应的DMA模块,但是本着“自给自足”的原则,结合“适合自己的才是最好的”的方针,决定自己做一个基于AXI的DMA控制器。设计目标:PHY芯片挂在PL端,完成PL端网口与PS端的数据交换...原创 2019-05-08 10:52:52 · 3786 阅读 · 0 评论 -
AXI总线之寄存器配置实现
在zynq系列中,PS与PL的数据交互主要通过AXI总线进行,对于少量数据的传输(如寄存器配置、状态信息获取等)常常采AXI4-LITE。对于大量的、高速的数据传输,常采用AXI4-FULL。虽然官方也有不少模板,但是本着“自给自足”的原则,结合“适合自己的才是最好的”的方针,决定自己设计一个Slave AXI4 Lite接口。设计目标:CPU通过AXI4-Lite接口与FPGA进行数据交...原创 2019-05-08 14:48:55 · 4436 阅读 · 0 评论