实验三、CPU 部件实现之 PC 和半导体存储器 RAM

实验三、CPU 部件实现之 PC 和半导体存储器 RAM

一、实验目的:

理解和掌握 CPU 中程序计数器 PC 和半导体存储器 RAM 的工作原理，并使用 Verilog

和 ModelSim 进行设计和仿真。

二、实验内容:

1. 使用 Verilog 完成程序计数器 PC 的设计，要求: PC为8位计数器

2. 使用 Verilog 完成数据存储器的设计，并编写测试仿真文件验证其正确性。要求 存储字长 16 位，存储容量 1K 字节;
    一根读写控制信号线控制读写，低电平有效。

三、实验原理

请根据实验内容要求分别介绍 PC 和 RAM 的原理图和工作原理

四、实验步骤

1. Verilog 关键代码描述

2. 测试文件描述

3. ModelSim 仿真(含仿真分析与总结)

五、总结

//PC
module pc(
  input wire clk, rst,
  output reg [7:0] pc
);
  
  always@(posedge clk) begin
    if(rst == 1)
      pc = 0;
    else
      pc = pc + 1;
  end

endmodule

//RAM
module memory(
  input wire clk, WE,
  input wire [15:0] datain,
  input wire [8:0] address,
  output wire [15:0] dataout
);
  
  reg [15:0] unit[9'b111111111:0];
  
  assign dataout = unit[address];
  
  always@(posedge clk) begin
    if(WE == 0)
      unit[address] <= datain;
  end
  
endmodule