实验：使用D触发器实现PC（程序计数器）

一.要求

D触发器结构，用于存储PC（一个周期）

两个输入：clk与rst，分别连接时钟信号与复位信号

两个输出：pc与inst_ce,分别连接指令存储器的addra与ena

二.verilog代码

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2021/06/05 13:33:30
// Design Name: 
// Module Name: pc
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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//使用D触发器实现PC
module pc(
    input wire clk,
    input wire rst,
    output reg [31:0]pc,
    output reg inst_ce
    );
    reg [31:0] count;
    initial count = 0;
    always @(posedge clk)begin
        if(rst)begin
            count<=0;
            inst_ce<=0;
        end
        else begin
            count<=count+4;  //自增加4
            inst_ce<=1;
            pc<=count;
        end
    end
endmodule