Verilog语言中任何过程模块都从属于一下4种结构的说明语句:
1.initial说明语句
2.always说明语句
3.task说明语句
4.function说明语句
循环语句forever语句,不能独立写在程序在,必须写在initial块中。
顶层模块调用子模块时,如果你没有传入参数,就按子模块里面的默认参数,如果传入参数,就根据传入的参数
Verilog语言中任何过程模块都从属于一下4种结构的说明语句:
1.initial说明语句
2.always说明语句
3.task说明语句
4.function说明语句
循环语句forever语句,不能独立写在程序在,必须写在initial块中。
顶层模块调用子模块时,如果你没有传入参数,就按子模块里面的默认参数,如果传入参数,就根据传入的参数