OR1200处理器的Store Buffer分析

最新推荐文章于 2024-05-08 16:24:18 发布
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分类专栏： 软核处理器or1200内部设计分析 文章标签： or1200 软核处理器 Or1200 openrisc 软核处理 StoreBuffer 处理器 开源
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本文详细介绍了OR1200处理器中Store Buffer（SB）的设计和作用，旨在加快存储操作。SB通过缓冲存储指令，提高CPU效率，避免因外部Memory操作引起的暂停。文中还讨论了SB在数据一致性与错误处理方面的问题，并提供了模块结构和接口信息，以及示例程序以验证SB模块的效果。通过对SB和内部FIFO的分析，展示了SB如何减少存储操作的时钟周期。
摘要由CSDN通过智能技术生成

以下内容摘自《步步惊芯——软核处理器内部设计分析》一书

 

14.1 SB模块的作用与工作过程

      ICache是直接与Wishbone总线接口单元WB_BIU相连的，但是在DCache与Wishbone总线接口单元WB_BIU之间插入了一个Store Buffer（SB）模块，如图1.6所示。

      SB的作用是通过缓冲存储操作，从而加快存储操作。其原理是这样的：当执行存储操作时，可能需要通过WB_BIU将要写的数据写入外部Memory，尤其是在通写法模式下，每次执行存储操作都要将数据写入外部Memory，这样会等待外部Memory完成存储操作，在此期间，CPU处于暂停状态，降低了CPU的效率，引入SB后，如果是存储操作，那么SB模块将本次操作保存起来，同时立即向DCache返回一个存储完成信号（dcsb_ack_o为1），使得CPU可以继续执行，然后SB模块会接着完成被其保存起来的存储操作。在SB内部有一个FIFO（先入先出队列）作为缓冲，如果是连续的多个存储操作，那么会将每个存储操作都存放在FIFO中，并向DCache返回存储完成信号，然后SB从FIFO中取出要保存的数据，完成存储操作。图14.1是存储操作时SB的工作过程。

      上述设计会带来两个问题：

      （1）SB直接向DCache返回存储完成信号，但如果在SB通过WB_BIU模块向外部Memory存储的过程中发生错误如何处理？

      （

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基于OR1200的一个简单SOPC
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06-10 2811
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OpenRisc-40-or1200的MMU模块分析
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引言 MMU（memory management unit），无论对于computer architecture designer还是OS designer，都是至关重要的部分，设计和使用的好坏，对性能影响比较大。 MMU，我觉得是硬件和软件配合最密切的部分之一，对于RISC CPU而言，更是这样。 前面，我们对or1200的整体memory hierarchy做了简单分析，了解了cache
cache原理介绍
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cache是ARM最难理解，也是最具有闪光点的地方之一，现在是解决他的时候了。            对于这么经典的东西，我还是引用ARM工程师的书籍吧，免得误人子弟。 cache以及write buffer的介绍     A cache is a small, fast array of memory placed between the processor core and main
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此外，由于store buffer的存在，写操作的顺序也可能被打乱。例如，CPU1可能先执行了一个写操作A，然后执行了一个写操作B，但是由于写操作B的数据先被放入store buffer并随后被刷新到主存，而写操作A的数据还在store buffer中等待，所以其他处理器看到的写操作顺序可能是B-A，而不是A-B。在多线程环境下，当一个线程将一个变量的值写入Store buffer后，其他线程可能立即读取这个变量的值，但由于Store buffer的异步性，这个读取操作可能会得到旧的值，而不是新写入的值。
开源处理器or1200 Verilog源代码
05-25
开源处理器 源代码 Verilog版 OR1200_UPR_IMP_BITS 4 `define OR1200_UPR_MP_BITS 5 `define OR1200_UPR_DUP_BITS 6 `define OR1200_UPR_PCUP_BITS 7 `define OR1200_UPR_PMP_BITS 8 `define OR1200_UPR_PICP_BITS 9 `define OR1200_UPR_TTP_BITS 10 `define OR1200_UPR_RES1_BITS 23:11 `define OR1200_UPR_CUP_BITS 31:24 // UPR values `define OR1200_UPR_UP 1'b1 `ifdef OR1200_NO_DC `define OR1200_UPR_DCP 1'b0 `else `define OR1200_UPR_DCP 1'b1 `endif `ifdef OR1200_NO_IC `define OR1200_UPR_ICP 1'b0 `else `define OR1200_UPR_ICP 1'b1 `endif `ifdef OR1200_NO_DMMU `define OR1200_UPR_DMP 1'b0 `else `define OR1200_UPR_DMP 1'b1 `endif `ifdef OR1200_NO_IMMU `define OR1200_UPR_IMP 1'b0 `else `define OR1200_UPR_IMP 1'b1 `endif `define OR1200_UPR_MP 1'b1 // MAC always present `ifdef OR1200_DU_IMPLEMENTED `define OR1200_UPR_DUP 1'b1 `else `define OR1200_UPR_DUP 1'b0 `endif `define OR1200_UPR_PCUP 1'b0 // Performance counters
or1200微处理器VerilogHDL代码
03-20
开源处理器源代码，学习优秀的代码编写 ////////////////////////////////////////////////////////////////////// //// //// //// OR1200's ALU //// //// //// //// This file is part of the OpenRISC 1200 project //// //// http://www.opencores.org/cores/or1k/ //// //// //// //// Description //// //// ALU //// //// //// //// To Do: //// //// - make it smaller and faster //// //// //// //// Author(s): //// //// - Damjan Lampret, lampret@opencores.org //// //// //// ////////////////////////////////////////////////////////////////////// //// //// //// Copyright (C) 2000 Authors and OPENCORES.ORG //// //// //// //// This source file may be used and distributed without //// //// restriction provided that this copyright statement is not //// //// removed from the file and that any derivative work contains //// //// the original copyright notice and the associated disclaimer. //// //// //// //// This source file is free software; you can redistribute it //// //// and/or modify it under the terms of the GNU Lesser General //// //// Public License as published by the Free Software Foundation; //// //// either version 2.1 of the License, or (at your option) any //// //// later version. //// //// //// //// This source is distributed in the hope that it will be //// //// useful, but WITHOUT ANY WARRANTY; without even the implied //// //// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR //// //// PURPOSE. See the GNU Lesser General Public License for more //// //// details. //// //// //// //// You should have received a copy of the GNU Lesser General //// //// Public License along with this source; if not, download it //// //// from http://www.opencores.org/lgpl.shtml //// //// //// //////////////////////////////////////////////////////////////////////
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