Verilog 语法总结（二）

线性变量没有存储能力，需要被持续驱动

寄存器变量存储过程赋值的最终结果

 

连续赋值使用assign     过程赋值形式是<寄存器变量>=<表达式>

过程赋值只允许出现在initial和always结构中

Initial和always块多用来描述时序逻辑

 

过程赋值改变一个寄存器的状态为时序逻辑

连续赋值描述组合逻辑

连续赋值语句驱动线性变量，输入操作数的值发生变化，它所驱动的变量需重新计算

 

Verilog的三种描述方法：结构型、数据流型、行为型

数据流：用assign连续赋值语句实现  完成如下功能：右边的变量受监控，当变量中任何一个发生变化，整个表达式被重新赋值并传给左边。只能实现组合功能

 

行为型：通过行为实现关键词always，含义是：一旦赋值给定，仿真器使等待变量下一次变化

 

习俗：

关键字定义语言结构

关键字都用小写方式定义

 

系统任务标识符：$<identifier>,$表示引入一个语言结构，其后所跟的标识符

系统功能可执行的操作：

$time –实时显示当前仿真时间

$display  $monitor—显示/监视信号的值

$stop –暂停仿真

$finish—结束仿真

 

模块的数据类型：

线型和寄存器型  定义时需要定义位宽

线型数据包括：wire、wand、wor等。

寄存器型与线型的区别：寄存器数据保持最后一次的赋值，线型数据需要持续的驱动。

使用assign语句连续赋值的必须是线型的，在always或initial程序块（行为模块）中用“=”赋值的变量必须是寄存器型的。