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RSS订阅原创 UVM中starting_phase
在UVM中，由于driver以及monitor中main_phase常常是一个死循环，故将仿真进程控制常常放在sequence中。启动sequnce的方法使用default_sequece方法。
2022-04-01 20:22:04
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原创 FPGA中关于复位的总结
复位复位的基本目的是使器件能够进入可以正常工作的状态(可知态)。当系统进入异常状态后，通过复位能够让系统重新正常工作。一般把复位分为同步复位、异步复位以及无复位。无论是同步复位还是异步复位，复位数必须保证和谐(is timed)，以保证复位的释放在一个时钟周期内完成。同步复位同步复位原理同步复位被定义为连接到寄存器或其他同步单元的输入信号，当其有效时，系统被复位。同步复位要求，复位的前沿和后沿(leading and trailing edges)必须远离时钟沿。module rst_syn(
2021-09-27 14:44:04
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原创 建立时间和保持时间分析
建立时间（setup time）建立时间Tsu: 时钟沿到达前，数据在输入端达到稳定的最小时间。当建立时间不合格时，可以采用降频的方式使得系统正常工作。其中REG1为源寄存器，REG2为目的寄存器。源寄存器和目的寄存器之间存在组合逻辑电路，要使目的寄存器能够正确的接收到源寄存器的数据，则需要满足建立时间。时钟偏移Tskew由于时钟到达各个寄存器的引线长度不相同，这导致了达到各个寄存器的时钟信号的时间不相同，时钟的偏移会使得电路的建立时间和保持时间被打破，将导致数据错误和输入\输出的时序容限减少
2021-09-23 10:18:16
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原创 mif文件/coe文件的创建
mif文件/coe文件的创建 在FPGA中使用ROM的应用是十分常见的，但数据较少时，可以直接使用Quartus II 或者Vivado工具直接产生mif文件或者coe文件。但当数据量很大的时，在EDA工具中，一个个输入这是非常繁琐的、不现实的，针对这种情况，一般是使用如matlab、C等高级语言产生mif文件/coe文件，然后添加到EDA工具中。coe文件的创建 在Vivado中创建ROM时，需要利用coe文件初始化ROM。下面将创建一个含有正弦波的coe文件。depth =256;
2021-03-13 16:31:51
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原创 FPGA中常见语法综合后的电路
FPGA中常见语法综合后的电路与高级编程语言不同，HDL语言与硬件电路密切相关。在编写代码的过程时，不能将高级语言的思想带入到HDL语言书写上面来，而是需要时刻明白自己所写的代码对应的硬件是什么。为此，下面将总结在Verilog语言中常用语法对应的硬件结构。D触发器always @(posedge clk) begin q <=d;end其对应的硬件结构为：if语句if语句在FPGA中会被综合成多路选择器。always @(posedge clk) begin
2021-03-10 15:18:26
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Simulation and Synthesis Techniques for Asynchronous.zip
2021-09-24
空空如也
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