FPGA中常见语法综合后的电路

FPGA中常见语法综合后的电路

与高级编程语言不同，HDL语言与硬件电路密切相关。在编写代码的过程时，不能将高级语言的思想带入到HDL语言书写上面来，而是需要时刻明白自己所写的代码对应的硬件是什么。为此，下面将总结在Verilog语言中常用语法对应的硬件结构。

1. D触发器

   always @(posedge clk) begin 
       q <=d;
   end
   

   其对应的硬件结构为：
   

2. if语句

   if语句在FPGA中会被综合成多路选择器。

   always @(posedge clk) begin 
           if(sel) 
               q <=a;
           else
               q <=b;
   end
   

   综合后的硬件结构为：
   

   由RTL电路图可知，该电路由2选1选择器和一个D触发器构成，其中D触发器是由于在always块(时序电路)中所综合得到的，而选择器是由if语句所综合而来。