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原创 【FPGA】Vivado2018.1/2018.3+Modelsim10.6e仿真
Modelsim仿真非常快,笔者比较喜欢直接从Vivado里调用Modelsim,配置后之后直接点Simulation即可。之前认为Vivado2017.4+Modelsim10.6e是可以的,开发文档也是这么说,结果一直都弄不出来,后来改成Vivado2018.1版本后就好了(Vivado2018.3+Modelsim10.6e也完全可以)。Vivado2018.1下载链接(官网上...
2019-05-12 21:46:56 5295 3
原创 【FPGA】Vivado仿真时候如何看子模块的变量值
设置Simulation Settings把log_all_signals选上,点击OK由于我使用的是Vivado和Modelsim联合仿真(这样比较快,如何配置可见https://blog.csdn.net/LiangYongxin/article/details/89743501)结果:...
2019-05-06 17:21:43 9875
转载 关于Verilog中module端口类型记录
我的理解如下:1.在定义module时,输入类型只能为net,而输出类型可以使net或register。2.在实例化module时,输入类型可以为net或register,输出类型只能为net。发现别人常用的方法为:定义的时候都是用net,在module的实现中用定义reg给他赋值。---------------------作者:睿洋的老爸来源:CSDN原文:ht...
2019-05-04 11:23:49 1051
空空如也
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