verilog中的 阻塞赋值 与 非阻塞赋值 详解。
组合逻辑的always模块中使用阻塞赋值;
时序逻辑的always模块中使用非阻塞赋值;
即:组合中计算马上赋值,时序逻辑中上升沿计算,下降沿赋值。
组合逻辑中是实时变化的,而时序逻辑中一个cycle才变化一次
比如:
always @(a or b)
begin
c = a + b;
end
always @(posedge clk)
begin
if(rst)
原创
2013-10-20 09:43:55 ·
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