verilog中的 阻塞赋值 与 非阻塞赋值 详解。

组合逻辑的always模块中使用阻塞赋值；

时序逻辑的always模块中使用非阻塞赋值；

即：组合中计算马上赋值，时序逻辑中上升沿计算，下降沿赋值。
组合逻辑中是实时变化的，而时序逻辑中一个cycle才变化一次
比如：
always @(a or b)
begin
    c = a + b;
end
always @(posedge clk)
begin
    if(rst)
      c <= 0;
   else
     c <= a + b;
end
在组合逻辑的always block中，a和b的变化都会引起c值的变化；
而时序逻辑中c至少会维持一个clock cycle，也就是说如果a和b的变化导致c变化的时间是在下一个clock的上升沿，而不会让c立刻改变
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好，说正题
阻塞赋值“=”与非阻塞赋值“<=”的本质区别在于：
非阻塞赋值语句右端表达式计算完后并不立即赋值给左端，而是同时启动下一条语句继续执行，可以将其理解为所有的右端表达式RHS1、RHS2等在进程开始时同时计算，计算完后 ，等进程结束时同时分别赋给左端变量LHS1、LHS2等；
而阻塞赋值语句在每个右端表达式计算完后立即赋给左端变量，即赋值语句LHS1=RHS1执行完后LHS1是立即更新的，同时只有LHS1=RHS1执行完后才可执行语句LHS1=RHS2，依次类推。前一条语句的执行结果直接影响到后面语句的执行结果。