DDR布线规范

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分类专栏： PCBA与钢网文章标签：嵌入式硬件 DDR布线规范

于 2022-05-12 08:38:03 首次发布

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2）CKE为时钟使能信号，使能（高）和禁止（低）内电路和DRAM上的时钟。由DDR3 SDRAM配置和操作模式决定特定电路被使能和禁止。CKE为低时，提供预充电和自刷新操作（所有Bank都处于空闲），或有效掉电（在任何Bank里的行有效）。CKE与掉电状态的进入、退出以及自刷新的进入同步。CKE与自刷新的退出异步，输入Buffer（除了CKE、CK#、RESET#和ODT）在掉电期间被禁止。输入Buffer（除了CKE和RESET#）在自刷新期间被禁止。CKE参考值VREFCA。

3）CS#为片选信号，使能（低）和禁止（高）命令译码，大部分CS#为高时，所有命令被屏蔽、CS#提供了多Bank系统的Bank选择功能，CS#是命令代码的一部分，CS#的参考值是VREFCA。

4）ODT片上终端使能。ODT使能（高）和禁止（低）片内终端电阻，在正常操作使能时，ODT仅对下面的引脚有效：DQ[7:0]、DQS、DQS#和DM。如果通过LOAD MODE命令禁止,OTD输入被忽略。OTD的参考值是VREFCA。

5）BA0、BA1、BA2为BANK地址输入，用来确定当前的命令操作对哪个BANK有效。BA[2:0]定义在LOAD MODE命令器件哪个模式（MR0、MR1、MR2）被装载，BA[2:0]的参考值是VREFCA.

6）A0~A9、A10/AP、A11、A12/BC#、A13为地址总线，为有效命令提供行地址，同时为读、写命令提供列地址和自动预充电位（A10），以便从某个Bank的内存阵列里选出一个位置。LOAD MODE命令器件，地址输入提供一个操作码。地址输入的参考值是VRECA。A12/BC#是在模式寄存器(MR)使能时，A12在读和写命令期间被采样，已决定burst chop(on-the-fly)是否被执行（HIGH=BL8执行burst chop）或者LOW-BC4不执行burst chop。

7）RAS#、CAS#、WE#分别为行选择、列选择与写使能信号，低电平有效。这三个信号与CS#一起组成了DDR的命令信号。

8）DM为数据掩码 (屏蔽)信号，写数据时，当伴随输入数据的DM信号被采样为高时，输入数据被屏蔽。当然DM仅作为输入脚，但是，DM负载设计成与DQ和DQS脚负载相匹配。DM的参考值是VREFCA。DM可选作为TDQS。

9）DQ0~DQ7为数据总线，读写操作时的数据信号通过该总线输入或输出。

10）RESET#为复位信号，低有效，参考值是VSS。

11）DQS、DQS#为数据选通（锁存）信号，双沿有效，写数据时输入，信号沿与数据中心对齐、读数据时输出，信号沿以数据边沿对齐。

12）TDQS、TDQS#输出信号，终端数据选通，当TDQS使能时，DM禁止，TDQS和TDDS提供终端电阻。

13）VDD电源电压1.5V±0.075V。

14）VEDO为DQ电源1.5V±0.075V。为了降低噪声，在芯片上进行了隔离。

15）VREFCA为控制、命令、地址的参考电压。VREFCA在所有时刻（包括自刷新）都必须保持规定的电压。

16）VREFDQ为数据的参考电压。VREFDQ在所有时刻（除了自刷新）都必须保持规定的电压。

17）VSS为地。

18）VSSQ为DQ地，为了降低噪声，在芯片上进行了隔离。

19）ZQ输出驱动校准的外部参考，这个引脚应该连接240ohm电阻到VSSQ。

2、启动过程

首先，芯片进入上电，在上电最小为200uS的平稳电平后，等待500uS CKE使能，在这段时间芯片内部开始状态初始化，该过程与外部时钟无关。在时钟使能信号前（CKE），必须保持最小10nS或者5个时钟周期，除此之外，还需要一个NOP命令或者Deselect命令出现在CKE的前面。然后DDR3开始了ODT的过程，在复位和CKE有效之前，ODT始终为高阻。在CKE为高后，等待tXPR(最小复位CKE时间)，然后开始从MRS中读取模式寄存器。然后加载MR2、MR3的寄存器，来配置应用设置；然后使能DLL，并且对DLL复位。接着便是启动ZQCL命令，来开始ZQ校准过程。等待校准结束后，DDR3就进入了可以正常操作的状态。对于基本的配置过程，现在就可以结束了。