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RSS订阅原创 取指令电路的设计之路
花了将近很长很长时间（两个下午）用来RTL仿真波形，但想要的按地址取指令的波形一直没有出来！调试的文件主要是：仿真文件。 PC模块文件其实一直都没有错误，但我却一直以为是PC模块出现错误！真的！刚看到这个图形我几乎是奔溃的！！！！也就自然而然地往PC模块去修改错误了，但事实（花费了大量的时间和误打误撞）告诉我这个方向去想是错误的！接下来我们直接对仿真文件进行修改！在这里就不动PC模块了（因为...
2020-03-02 17:49:43
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原创 7人表决器的实现之路
感觉已经好久没有更新了（毕竟好久也没玩FPGA了，小声逼逼????），手也有点生疏，各个软件的操作也有些忘记了。看来还得每天打开一下Quartus II, ModelSim, SignalTap II, UltraEdit（就算不用，也要打开一下熟悉界面嘛）。这次不是将具体原理的实现，而是记录一下遇到的问题（因为有些东西我也不是太清楚！）首先我先给出仿真Test Bench文件（之后的遇到的问题基本...
2020-03-02 14:47:14
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原创 EP4CE6F17C8的Location布线资源及其命名方式
LCCOMB_X5_Y5_N0FF_X5_Y5_N1DSPMULT_X20_Y5_N0PLL_1CLKCTRL_G0TERMINATION_X34_Y1_N0OSCILLATOR_X1_Y12_N3APFCONTROLLER_X1_Y12_N4LAB_X1_Y1_N0M9K_X15_Y1_N0DSP_X20_Y1_N0IOBANK_1 EDGE_BOTTOMVREFGR...
2020-02-25 15:31:03
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原创 手动约束
一、约束PLL的位置：可以发现我们现在的PLL是设置在左下角，我们要将它调整到右上角去。首先，打开Assignment Editor，在To列中new一个节点添加后，Assignment Name选择 Location点进Value列中，Element选择 OLL，Location选择 PLL_2。Ctrl+ s保存，重新布局布线后，右上角才变成了绿色（综合分析后，尽管会自动弹出Chip...
2020-02-25 13:46:48
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原创 针对voilated时序进行代码级的分析及修改
导入工程rgmii_image，并将环境配置成：1.在Analysis&Synthesis Settings中，Optimization Technique改为Balanced，More Settings中的Synthesis Seed改为8；2.在Fitter Settings中，Desired worst case slack改为 2 ps，Seed改为 4；3.在Re...
2020-02-24 22:42:01
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原创 create_timing_netlist -model slow报错
create_timing_netlist -model slow报错！ERROR:Can’t run TimeQuest Timing Analyzer (quartus_sta) – Fitter (quartus_fit) failed or was not run. Run the Fitter.原因是：在创建时序网表（时序分析的第一步）之前，没有分析与综合。...
2020-02-22 11:54:59
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原创 时序报告Locate in中“三大利器”
工欲善其事必先利其器人生中的第一篇博客，本应该从头开始写。但最近看了《平凡的世界》有感与孙少平的处境一样尴尬。。。但普通的苹果无论从哪里削都不会显得特别的隆重！我也随意处之吧（突然想到每当我写一行字时，也都特别小心。一旦写坏，就会整体写坏。）回归正文，直接跳到Quartus ii(13.1)工具的部分功能介绍：TimeQuest Timing Analyzer -> Task面板 -&...
2020-02-22 00:33:55
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空空如也
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