时序报告Locate in中“三大利器”

工欲善其事必先利其器

人生中的第一篇博客，本应该从头开始写。但最近看了《平凡的世界》有感与孙少平的处境一样尴尬。。。但普通的苹果无论从哪里削都不会显得特别的隆重！我也随意处之吧（突然想到每当我写一行字时，也都特别小心。一旦写坏，就会整体写坏。）
回归正文，直接跳到Quartus ii(13.1)工具的部分功能介绍：

TimeQuest Timing Analyzer -> Task面板 -> Reports -> Custom Reports -> Report Timing
对，就是上面这个。很长，一一对着软件仔细敲了很长时间，不知道有没有啥快捷的方法？
在这个窗口中，我们可以不指明From和To选项，但分析类型必须要选择Setup，因为Hold思维转不过来，且在创建时序网表(Create Timing Netlist)中选择了 Slow-corner 的Delay model。（慢时延模型）另外，Report panel name可以任意更改，最终名字显示在 Report面板上。

在Summary of Paths中确实有1000条路径。至于为什么是这些（第二次运行不指明From-To,依然是这顺序）？不知道，希望大佬能够看到顺便回答一下（谢谢）。
"Path # :Setup slack is"中的数字会随着点击选中路径而改变。其重要参数Data Arrival Path及 Data Require Path（注意：Path给出的是路径，右边的Waveform则给出的是熟知的 Time）。

Data Arrival Path中的RF选项：RR表示为上升沿-上升沿；FF表示下降沿-下降沿。
Data Arrival Path中的Element一次为：
launch edge time
clock path
source latency
sclkin
sclkin~input|i
sclkin~input|o
sclkin~inputclkctrl|inclk[0]
sclkin~inputclkctrl|outclk
clock_gen_inst|altpll_component|auto_generated|pll1|inclk[0]
clock_gen_inst|altpll_component|auto_generated|pll1|observablevcoout
clock_gen_inst|altpll_component|auto_generated|pll1|clk[0]
clock_gen_inst|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|inclk[0]
clock_gen_inst|altpll_component|auto_generated|wire_pll1_clk[0]~clkctrl|outclk
gen_data|cnt_base[12]|clk
gen_data:gen_data|cnt_base[12]
data path
gen_data:gen_data|cnt_base[12]
gen_data|cnt_base[12]|q
gen_data|d~1|datab
gen_data|d~1|combout
gen_data|d~5|datac
gen_data|d~5|combout
gen_data|Equal14~1|datad
gen_data|Equal14~1|combout
gen_data|WideNor0~2|datad
gen_data|WideNor0~2|combout
gen_data|WideNor0~3|datad
gen_data|WideNor0~3|combout
gen_data|WideNor0~9|dataa
gen_data|WideNor0~9|combout
gen_data|WideNor0~10|dataa
gen_data|WideNor0~10|combout
gen_data|d~17|datad
gen_data|d~17|combout
gen_data|d[5]|d
gen_data:gen_data|d[5]

在这里，我们选择的应该是Locate Path…，而它下面的Locate中的各个选择项是对这个cnt_base[6]的描述（有机会再对它详细说吧。。。）

我们按照上图中的顺序依次介绍！

先从左往右看，确实花里胡哨的。除了能装逼，我好像用不着处，其他地方了。
其次再看到右下角，它其实是Located 1 Paths, 主要包含了3个子目录（我们要分析的还是第二个目录）：Arrival Clock、Arrival Data、Required Clock。通过勾选目录前的复选框，我们可以查看到其下的整个路径(还带不同颜色区分哦）！通过General可以查看到某条路径的详细信息（要想看清该路径，在Timing框中双击666！）

这个很简洁。唯一要说的就是：功能区有Back返回！功能区有Back返回！功能区有Back返回！另外：虚线连接只是表示前后级关系，并不是说它们直接相连！而实线则是直接连接。

永远固定不变的逻辑框架（如果全部勾选节点，基本上会显示Mixed或虚线表示。）！！只有通过在Node Name中选择不同的单个节点，然后再左下角的Register（时序逻辑）、Combinational（组合逻辑，或称为：查找表）中发生变化。其中灰色区域表示：不存在！！

注意：在右侧可以发现三大利器中终于出现了一个能随节点变化的算术运算式子了（多么的亲切啊！）