7人表决器的实现之路

最新推荐文章于 2023-07-22 15:11:02 发布
最新推荐文章于 2023-07-22 15:11:02 发布
阅读量5.7k 收藏 15
点赞数 3
分类专栏： 笔记
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/lis_accept/article/details/104609891
版权

感觉已经好久没有更新了（毕竟好久也没玩FPGA了，小声逼逼😂），手也有点生疏，各个软件的操作也有些忘记了。看来每天打开一下Quartus II, ModelSim, SignalTap II, UltraEdit 很有必要！（就算不用，也要打开一下熟悉界面嘛）
这次不是将具体原理的实现，而是记录一下遇到的问题（因为有些东西我也不是太清楚！）

首先我先给出仿真Test Bench文件（之后的遇到的问题基本与此无关），从里面的注释可以发现，还是遇到很多困难的，毕竟这个文件是自己一行一行敲的，肯定存在了一些问题！在这里插入图片描述

下图是整个实验的思路导图！

在这里插入图片描述

一、唯一的一次成功情形

for语句中使用非阻塞赋值，在always块的结尾将sum清零！在这里插入图片描述在这里插入图片描述
可以发现：在112ns~116ns中，4ns经历了一次vote信号的变化（详请查看仿真文件），并且针对我们vote信号中"1"的个数给出相应的pass信号。

二、

这里，我们先将最后的sum清零注释掉，此时与书中（《自己动手写CPU》）的原始代码基本一致。问题是：我们的 i 恒为7，sum一直处于 未知态。在这里插入图片描述在这里插入图片描述

三、

基于 二 ，我们猜想可能是for循环中的初始赋值语句只执行一次。于是就将 i= 0; 置于for语句前面。
但依然没有什么用：我们的 i 恒为7，sum一直处于 未知态
在这里插入图片描述在这里插入图片描述

四、

基于 二，我们将always块中的非阻塞赋值 全部替换成 阻塞赋值。
但依然没有什么用：我们的 i 恒为7，sum一直处于 未知态
在这里插入图片描述
在这里插入图片描述

五、

基于四，在always块中对sum 非阻塞清零。
但依然没有什么用：我们的 i 恒为7，sum一直处于 未知态
在这里插入图片描述在这里插入图片描述

六、

基于 五，再将 对sum的非阻塞清零 改成 阻塞清零。
可以看出稍微有一点改观，sum不再是 未知态，而变成了 恒为0
在这里插入图片描述在这里插入图片描述

以上就是我对7人表决器的实验记录，其中的原理和机制并不是很清楚。如果以后理解了，再来在评论处解答；当然也希望有大佬在评论提前告知原理😄

lis_accept
关注
  • 3
    点赞
  • 踩
  • 15
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
Verilog 7人投票表决器
我的blog屋
12-03 2万+
7人投票表决，当票数大于等于4（即半数以上），输出1表示通过，否则输出0表示未通过。 方法一： module vote_7( input clk, input[6:0] in, output out ); wire[2:0] vote_count; assign vote_count = in[0] + in[1] + in[2] + in[3] + in[4] + in[...
FPGA实验报告 Verilog HDL：7人表决器 巴克码信号发生器 FPGA数字时钟
hanxu_susang的博客
07-16 2489
Verilog HDL实现：7人表决器 巴克码信号发生器 多功能数字时钟
四人表决器器电路设计
05-10
此为Quartus软件环境下设计四人表决电路的电路逻辑图和仿真波形图
FPGA中for语句描述的七人投票表决器
jk_101的博客
05-11 4441
定义输出为vote；输出为pass；则代码为： module voter7(vote,pass); input [6:0] vote; output pass; reg [2:0] sum; integer i; reg pass; always @(vote) begin sum = 0; for(i=0;i<=6;i=i+i) //for语句
FPGA学习笔记10--7人表决器
weixin_43323123的博客
03-11 4967
module seven( input [6:0]vote, output reg pass ); reg [2:0]sum; integer i; always @(*)begin sum=3'b0; for(i=0;i<=6;i=i+1)begin if(vote[i]) sum=sum+1'b1; end if(sum[2])pass=1; else pass=0;...
EDA实验七人表决器（代码+连线图）
11-19
7人表决器本设计就是利用EDA/SOPC-II+实验箱中的拨挡开关模块和LED模块来实现一个简单的七人表决器的功能。拨挡开关模块中的K1～K7表示七个人，当拨挡开关输入为‘1’时，表示对应的人投同意票，否则当拨挡开关输入为‘0’时，表示对应的人投反对票；LED模块中D1_1表示七人表决的结果，当同意数＞3人的时候，D1_1点亮表示一致同意，同时使用试验台的大板数码管显示同意的人数，否则D1_1熄灭表示一致反对
7人表决电路设计verilog及报告
12-12
内容及要求 完成7人表决电路设计，LED灯表示通过、否决。 （1）开关表示赞成与否，1~8编号（1赞成）； （2）LED显示表决的结果； （3）数码管显示否决的人数； （5）工作时钟板上为准； （6）完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、下载验证等。 ———————————————— 版权声明：本文为CSDN博主「QQ_778132974」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。 原文链接：https://blog.csdn.net/QQ_778132974/article/details/117397434
Verliog 七人投票表决器及其验证代码
最新发布
C4HCS的博客
07-22 2231
用for语句描述的7人投票表决器，若超过4人（含4人）投票赞成，则表决通过。
北航计算机组成原理课程设计-2020秋 PreProject-Verilog HDL与ISE-Verilog语法
JeremyZhao1998的博客
01-30 6322
北航计算机学院-计算机组成原理课程设计-2020秋，PreProject-Verilog HDL与ISE-Verilog语法。 北航计算机学院的计算机组成原理课程设计，是高度实践性的专业课程，一共会有P0~P9九个project，以及进入project之前的预备知识。
EDA与VHDL题目——七人表决器
Alexa_的博客
02-11 2872
EDA与VHDL题目——七人表决器 代码 LIBRARY IEEE; --七人表决器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY VOTE IS PORT(a,b,c,d,e,f,g:IN STD_LOGIC; -- 七输入 o:OUT STD_LOGIC); -- 一输出 END ENTITY VOTE; ARCHITECTURE VT OF VOTE IS
Quartus实现表决器，代码转换器，数值比较器.doc
05-30
数电实验
七人表决器
04-26
所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4 时，则认为同意；反之，当否决的票数大于或者等于4 时，则认为不同意。实验中用7个拨动开关来表示七个人，当对应的拨动开关输入为‘1’时，表示此人同意；否则若拨动开关输入为‘0’，则表示此人反对。表决的结果用一个LED 表示，若表决的结果为同意，则LED 被点亮；否则，如果表决的结果为反对，则LED 不会被点亮。同时，数码管上显示通过的票数。
七人表决器_七人表决器_
09-29
七人表决器，四人及以上同意即通过。可以供需要的人参考
基于fpga的七人表决器
06-21
基于alter公司cycloneII开发平台下的VHDL编程，实现了七人表决的功能，七个按键分别对应七个人，当有人同意时，按键按下，置“1”，当有人不同意时按键挑起，置“0”，同时LED灯会随着对应的按键按下变亮或者熄灭，当同意认输超过3人时第一个LED灯点亮，表示表决通过，同时数码管一直会显示出同意的人数。
7人表决器（VIVADO）
03-15
利用VIVADO实现7人表决器 大于4个人输出为1
EDF01_Vote4_用EDF01开发板实现三人表决器_
10-01
本表决器包括LED外设、按键外设、及数码管外设，按键用于三人分别进行选择，LED用于指示各人的选择情况，数码管用于记录选择人数。
74138实现三人表决器电路仿真
03-29
可直接运行，已经调试完成，结果通过显示屏展示出来，采用74138和与非门实现电路运行，a具有一票否决权，少数服从多数
4人表决器Multisim仿真
01-21
所用芯片为74HC10和74HC20，功能具体描述为当有3人及以上的人数赞成的时候，LED灯亮，两人及以下的时候不亮，电路运行在multisim软件环境中，能正常实现功能，如有疑问请联系
基于Verilog的多人投票表决器
07-15
文本打开.v文件，复制到工程中测试
verilog多人表决器for实现
05-01
Verilog多人表决器的实现可以借助于for循环语句。下面是一个简单的Verilog多人表决器的实现代码，其中使用了for循环语句： ```verilog module voter(input [3:0] vote_in, output vote_out); reg [1:0] count; integer i; always @(vote_in) begin count[0] = 0; count[1] = 0; for (i = 0; i < 4; i = i + 1) begin if (vote_in[i] == 0) begin count[0] = count[0] + 1; end else begin count[1] = count[1] + 1; end end if (count[0] > count[1]) begin vote_out = 0; end else begin vote_out = 1; end end endmodule ``` 在上述代码中，输入vote_in是一个4位二进制数，表示四个投票者的投票情况。输出vote_out是一个1位二进制数，表示多数派的投票结果。在always块中，首先初始化count数组，然后使用for循环遍历vote_in数组，统计0和1的个数，最后根据count数组的值确定输出vote_out的值。这个实现比较简单，但是可以处理多人投票的情况。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值