FPGA 程序130例-->例10.7~例10.7

10.1 非流水线方式的8位全加器

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module adder8(cout,sum,ina,inb,cin,clk);

    output cout;
    reg cout;
    output [7:0] sum;
    reg [7:0] sum;
    input [7:0] ina,inb;
    input cin;
    
    reg [7:0] tempa,tempb;
    reg tempc;
    
    always @ (posedge clk)
        begin
            tempa=ina;tempb=inb;tempc=cin;
        end
        
    always @ (posedge clk)
        begin
            assign {cout,sum}=tempa+tempb+tempc;
        end

endmodule

10.2 4级流水线方式的8位全加器

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module pipeline(cout,sum,ina,inb,cin,clk);
    output [7:0] sum;
    output cout;
    input [7:0] ina,inb;
    input cin,clk;
    reg [7:0] tempa,tempb,sum;
    reg tempci,firstco,secodeco,thirdco,cout;
    reg [1:0] firsts,thirda,thridb;
    reg [3:0] seconds,seconda,secondb;
    reg [5:0] thirds,firsta,firstb;
    
    always @ (posedge clk)
        begin
            tempa=ina;tempb=inb;tempci=cin;
        end
        
    always @ (posedge clk)
        begin
            {firstco,firsts}=tempa[1:0]+tempb[1:0]+tempci;
            firsta=tempa[7:2];
            firstb=tempb[7:2];
        end
        
    always @ (pose