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原创 FPGA时序约束
最近开发一个项目,由于FPGA的资源有限,编译工程资源利用高达85%。在每次编译后可能会有不同的编译的结果,具体表现在数据读取时序不满足要求,有时候数据的某些位在时钟的不稳定时间被采样了。具体表现,FPGA内部的时钟和数据输出,时序不好,到外围传输芯片的接收,为不稳定的状态,上位机收到就是不是FPGA的实际内部输出理想值。所以在进行复杂设计或FPGA资源利用比较多时,或者说FPGA内部逻辑设计不好...
2018-03-16 14:13:32 1198
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