【VerilogHDL】Verilog开发流程

1.设计规范

制定设计规格书,在任何设计中都是首先被完成的。主要是抽象描述带设计数字电路的功能、接口和整体结构。在此,并不需要考虑结构将如何由具体硬件电路来实现。

2.文本编辑

用任何文本编辑器都可以进行,也可以用专用的HDL编辑环境。编辑完成后的文件保存为.v文件。

3.功能仿真

将.v源文件调入HDL仿真软件进行功能仿真,检查逻辑功能是否正确(也叫前仿真),对简单的设计可以跳过这一步,只在布线完成以后,进行时序仿真。如果发现错误,则返回第二步,进行除错处理,知道正确为止。

4.逻辑综合

将.v源文件调入逻辑综合软件进行综合,即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf(edif)的EDA工业标准文件。
EDA:Electronics Design Automation,电子设计自动化。

5.布局布线

将.edf文件调入CPLD/FPGA厂家提供的软件中进行布线,即把设计好的逻辑放到CPLD/FPGA内。
CPLD:Complex Programmable Logic Device,复杂可编程逻辑器件。
FPGA:Field-Programmable Gate Array,现场可编程逻辑门阵列。

6.时序仿真

需要利用在布局布线中获得的精确参数,用仿真软件验证电路的时序(也叫后仿真)。如果发现错误则返回第5步,或者第2步进行除错处理,知道验证结果正确为止。这样的过程可能需要反复多次,才能将错误完全排除。

7.编程下载

确认仿真无误后,将文件下载到芯片中。

完整流程图如下所示。
在这里插入图片描述
引用文献:
1.《精通Verilog HDL语言编程》,刘 波 编著,电子工业出版社,2007年5月第1次印刷。

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