整个设计中只有一个全局时钟成为同步逻辑。只有时钟脉冲同时到达各记忆元件的时钟端,才能发生预期改变。
多时钟系统逻辑设计成为异步逻辑。电路状态改变由输入信号引起。
异步逻辑电路:
多时钟系统逻辑设计成为异步逻辑。电路状态改变由输入信号引起。
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入 x 有无变化,状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一的时钟,电路状态的改变由外部输入的变化直接引起。
同步逻辑电路:![同步逻辑和异步逻辑 - 猪又猪 - 进一步的自由](http://img.blog.163.com/photo/YP-EFlH0P0MvPVFKaJwL8g==/2855845113707506831.jpg)
异步逻辑电路:
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