实验任务1 定点加法实验

实验要求

使用Verilog语言，设计2个计数器
计数器1字长3比特，无符号数制，从0计数到7。
计数器2字长4比特，二补码数制，从-7 计数到7。（注意危险的1000，这是-8）
自行设计符号扩展规则，把两个计数器的输出信号进行字长匹配，然后相加
自行设定相加之后的字长。
验证两个计数值相加之后的正确性。
可以使用modelsim或是quartus的波形仿真或是signalTAP

1. 计数器1字长3比特，无符号数制，从0计数到7。

module cnt_0to7(clk, rst_n, cnt_1);  

    input clk;
    input rst_n;
    output reg [2:0] cnt_1;

    parameter   T= 7;

always @ (posedge clk) 
begin
  if(!rst_n)
        cnt_1 <= 0;
  else if(cnt_1 == T)
        cnt_1 <= 0;
  else
        cnt_1 <= c