计算机组成原理实验一 （定点加法）

一，实验步骤和调试过程

1.创建create new project

2.选择文件保存路径，给文件命名

3.选择RTL project，勾选do not specify sources at this time

4.Famliy选择Aritx7，package选择fbg676,筛选中选xc7a200tfbag676-2

 

5.添加源文件选择add or create design sources添加add.v,adder_display

add.v原理

实验中：有 2 个 32 位数的输入和 1 个进位输入，产生 1 个 32 位的加法和 结果和 1 个向高位的进位。本实验提供的参考设计是直接写“+”号实现加法功能的， 这样的写法综合工具会调用内部的模块库的加法器来实现，往往会比自行设计的加法 模块更高效和省资源。

6.添加lcd_module.dcp

7.添加模拟文件选择add or create simulation sourse添加testbench.v将其置顶

testbench.v原理

实验中：需要产生的输入激励就是2 个加数和 1 个低位进位信号，在该激励输入到加法功能模块中后，会输出加法结果和向高位的进位信号。仿真的过程中会产生波形文件，可以通过观察波形文件确定功能的正确性，在出错的情况下可以定位错误 位置。

8.点击run simulation进行仿真

9.添加约束文件add or create cnostraints添加adder.xdc

adder.xdc原理

所谓约束文件就是将顶层模块(本例中为 adder_display)的输入输出端口与 FPGA 板上的 IO 接口引脚绑定，以 完成在板上的输入输出。

10.点击run synthesis进行分析点opern synthesized design进行分析结果显示

11.点击generate bitsteam烧写比特流完成后点open hardware manager选择auto connect点击program device导入触摸屏

二、实验结果(上传实验结果截图或者简单文字描述)

           

三、实验小结和结果分析

结果分析

96+52=E8

10010110

+  1010010

= 11101000

96+59=EF

   10010110

+   1011001

=  11101111

原码一位加法

两个相同符号的数相加会导致溢出

验证结果正确

实验小结

1. 熟悉了实验室实验箱和所用的软件。 2. 学会了利用该实验箱各项功能开发组成原理和体系结构实验的方法。 3. 理解了加法器的原理和设计两个相同符号的数相加会导致溢出。 4. 熟悉了 verilog 语言的电路设计比较难。 5. 为后续设计 cpu 的实验打下基础。6.明白了各个文件的作用以及如何去插入调用，如何去上板分析，如何在仿真波形图上进行演算。

 四、程序清单