FPGA
Daniel雨林
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QuestaSim 10.6c 中文注释乱码解决方法
Questasim使用原创 2022-06-29 14:31:26 · 585 阅读 · 1 评论 -
ISE14.7工程不能综合
问题描述:点击“Simulate Behavioral Model”时,报如下错误:ERROR: The Top module has not been specified. This can happen if no sources have been added to the project,or if you are using Manual Compile Order mode and have not entered the name of the top module in th.原创 2022-03-29 15:01:15 · 1460 阅读 · 4 评论 -
论文阅读-Crossing the abyss: asynchronous signals in a synchronous world
该论文讨论了异步信号的跨时钟域处理问题Crossing the abyss: asynchronous signals in a synchronous worldOnly the most elementary logic circuits use a single clock. Most data-movement applications, including disk-drive controllers, CDROM/DVD controllers, modems, network inte原创 2020-05-15 14:08:18 · 660 阅读 · 0 评论 -
FPGA学习(第10节)-模块的例化-Verilog层次化设计实现LED流水灯
转载自https://blog.csdn.net/fengyuwuzu0519/article/details/72640900一、回顾之前我们学习了FPGA学习(第3节)-Verilog实现LED流水灯+计数器+状态机+分频http://blog.csdn.net/fengyuwuzu0519/article/details/72457366我们将状态机、计数器、分配模块等放到了一个.V文件中,实现了流水灯功能。代码如下:module test(clk,rst_n,led); ...转载 2020-05-15 10:35:07 · 1577 阅读 · 0 评论 -
网表中assign语句的产生以及消除方法
转载自http://blog.sina.com.cn/s/blog_8a5e03d50102vgn1.html——————————————————————————————————————————————因为后端布局布线工具,很难读取包含tri wires ,tran 源语,assign语句的网表。因此要求我们在生成网表的时候尽可能消除assign语句。DC综合时在什么情况下会出现assign语句呢。1、block的port如果是inout信号,DC产生tri wire 语句和tran 源语。转载 2020-05-14 09:47:11 · 10019 阅读 · 0 评论 -
Feedthrough
设计中出现同一模块input port和output port直接相连(feedthrough)。Check for feedthroughs in the design [Design-wide].Description:This rule checks for feedthroughs in the design. A feedthrough occurs when an output of a module is exactly the same as an input. This is原创 2020-05-14 09:44:14 · 3728 阅读 · 0 评论 -
FSM与如何用Verilog语言设计出高效且可综合的FSM
Introduction 介绍1.Mealy & Moore FSMs 米莉和摩尔状态机1.Mealy FSM 是当前状态与一个或多个输入的函数2.Moore FSM 仅是当前状态的函数Binary Encoding, Gray Encodingor One Hot Encoding(有限状态机里的状态编码问题)每一个状态都需要一个二进制表示,但是状态之间的关系如何,有多种解决方案:1.最简单的就是“原码”,就是对于每个状态依照二进制“自然”的顺序依次编码;2.“Gr.原创 2020-05-12 12:03:06 · 491 阅读 · 0 评论 -
HDL Designer介绍
HDL Designer—设计复用、创建和管理工具HDL Designer Series 是Mentor Graphics公司独有、完善的硬件设计复用、创建和管理环境,广泛地应用在FPGA, 平台化FPGA, 结构化ASIC,ASIC和SoC等多种设计流程中。HDL Designer可以实现HDL与图形方式混合的层次化设计,结合数据管理、版本管理、文档管理、设计流程管理等全面的设计管理功能,为大规模设计提供了有力的支持。HDL Designer提供和多种仿真器、综合器的接口,用户可以根据实际情况定制自己翻译 2020-05-09 10:45:27 · 7384 阅读 · 0 评论