Verilog
Daniel雨林
学习,记录成长的一点一滴
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Verdi使用filelist打开.v工程文件
在学习Verdi的过程中发现下载的工程文件中,很多在Makefile中使用了filelist来引用design的所有.v工程文件,但有些Makefile中是使用“-f filelist.f”,而另一些是使用“-f file_list”,其实两者并无差异,使用file指令发现两者的文件格式均为ASCII text。...原创 2021-10-09 15:18:03 · 3498 阅读 · 1 评论 -
FPGA学习(第10节)-模块的例化-Verilog层次化设计实现LED流水灯
转载自https://blog.csdn.net/fengyuwuzu0519/article/details/72640900一、回顾之前我们学习了FPGA学习(第3节)-Verilog实现LED流水灯+计数器+状态机+分频http://blog.csdn.net/fengyuwuzu0519/article/details/72457366我们将状态机、计数器、分配模块等放到了一个.V文件中,实现了流水灯功能。代码如下:module test(clk,rst_n,led); ...转载 2020-05-15 10:35:07 · 1579 阅读 · 0 评论 -
网表中assign语句的产生以及消除方法
转载自http://blog.sina.com.cn/s/blog_8a5e03d50102vgn1.html——————————————————————————————————————————————因为后端布局布线工具,很难读取包含tri wires ,tran 源语,assign语句的网表。因此要求我们在生成网表的时候尽可能消除assign语句。DC综合时在什么情况下会出现assign语句呢。1、block的port如果是inout信号,DC产生tri wire 语句和tran 源语。转载 2020-05-14 09:47:11 · 10058 阅读 · 0 评论 -
Feedthrough
设计中出现同一模块input port和output port直接相连(feedthrough)。Check for feedthroughs in the design [Design-wide].Description:This rule checks for feedthroughs in the design. A feedthrough occurs when an output of a module is exactly the same as an input. This is原创 2020-05-14 09:44:14 · 3731 阅读 · 0 评论 -
FSM与如何用Verilog语言设计出高效且可综合的FSM
Introduction 介绍1.Mealy & Moore FSMs 米莉和摩尔状态机1.Mealy FSM 是当前状态与一个或多个输入的函数2.Moore FSM 仅是当前状态的函数Binary Encoding, Gray Encodingor One Hot Encoding(有限状态机里的状态编码问题)每一个状态都需要一个二进制表示,但是状态之间的关系如何,有多种解决方案:1.最简单的就是“原码”,就是对于每个状态依照二进制“自然”的顺序依次编码;2.“Gr.原创 2020-05-12 12:03:06 · 493 阅读 · 0 评论