Verilog语言练习
jenywing
这个作者很懒,什么都没留下…
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统计输入[7:0]data_in中1的个数,要求优化资源的使用
如题,Verilog实现,奉上拙见方法1:各位做加法module count_one_add( input clk, input rst_n, input [7:0] d_in, output [3:0] d_out ); assign d_out=d_in[0]+d_in[1]+d_in[2]+d_in[3]+d_in[4]+d_in[5]+d_in[6]+d_in[7];endmodule方法2:查找表module count_on原创 2021-10-09 09:27:10 · 1087 阅读 · 0 评论 -
对1bit的脉冲信号进行展宽,转为32bit位宽,并产生有效信号
如题,Verilog实现,奉上拙见//对1bit的脉冲信号进行展宽,转为32bit位宽,并产生有效信号;module zhankuan( input clk, input rst_n, input pulse_in, output reg pulse_out, output p_flag);//-------------------------------------原创 2021-09-26 14:33:37 · 1324 阅读 · 2 评论 -
generate for例化——Verilog语言练习
HDLBits题目Bcdadd4:You are provided with a BCD (binary-coded decimal) one-digit adder named bcd_fadd that adds two BCD digits and carry-in, and produces a sum and carry-out.module bcd_fadd {input [3:0] a,input [3:0] b,input cin,output cout,outpu原创 2021-07-12 19:03:54 · 847 阅读 · 0 评论 -
补码加法运算_溢出判断——Verilog实现
HDLBits题目Exams/ece241 2014 q1c:Assume that you have two 8-bit 2’s complement numbers, a[7:0] and b[7:0]. These numbers are added to produce s[7:0]. Also compute whether a (signed) overflow has occurred.假设您有两个 8 位 2 的补码,a[7:0] 和 b[7:0]。这些数字相加产生 s[7:0]。还要计算原创 2021-07-12 18:39:54 · 3619 阅读 · 0 评论