统计输入[7:0]data_in中1的个数，要求优化资源的使用

如题，Verilog实现，奉上拙见

方法1：各位做加法

module count_one_add(
    input clk,
    input rst_n,
    input [7:0] d_in,
    output [3:0] d_out
    );
    
    assign d_out=d_in[0]+d_in[1]+d_in[2]+d_in[3]+d_in[4]+d_in[5]+d_in[6]+d_in[7];
endmodule

方法1原理图