如题,Verilog实现,奉上拙见
//对1bit的脉冲信号进行展宽,转为32bit位宽,并产生有效信号;
module zhankuan(
input clk,
input rst_n,
input pulse_in,
output reg pulse_out,
output p_flag
);
//-------------------------------------------------------
reg in_r,in_rr;
reg [4:0] cnt;
//-------------------------------------------------------
//脉冲边缘检测
always @(posedge clk or negedge rst_n)
if(!rst_n