Verilog中generate使用注意事项

generate语法使用总结:

关于generate中for循环的使用

  1. generate for 语句必须使用genvar关键字定义for循环变量;
  2. generate for 循环必须加 begin…end, 哪怕只有一句;
  3. genarate for begin 后面必须起个名字,建议采用大写字母表示,名字必须唯一;
  4. generate 后面不能加begin;
  5. 过多的generate会导致收集覆盖率缓慢,要注意使用(本质只是代码简洁,相当于将同一个代码谢了很多遍);
  6. generate后不加begin,里面的语法:for循环、if…else…、case语句 后面的begin后面一定要加名字,且名字唯一,否则会导致无法比对通过的问题;
parameter SIZE = 8;

generate    //后面不能加begin
    genvar  i;   //使用genvar定义循环变量
    //generate中的for循环必须加begin...end;并且,begin后面必须有名字,用大写字母表示;
    for (i=0; i<SIZE; i=i+1) begin: INITIAL_AND_REFRESH  
        always @(posedge clk or negedge rst_n) begin
            if(rst_n == 1'b0) begin
                matrix[i] <= {SIZE{1'b0}};
            end
            else begin
                matrix[i] <= matrix_nxt[i];
            end
        end
    end
endgenerate                
        
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