FPGA时序约束与分析（一）---时序约束概述

最新推荐文章于 2024-05-17 10:00:08 发布
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本文围绕FPGA时序约束展开，介绍了四种主要时序路径类型，重点讲解了reg2reg路径，并涉及时钟概念，如建立时间和保持时间，以及如何通过时钟网络延时来分析时序关系。
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FPGA时序约束与分析（一）---时序约束概述

前言

记录一下学习过程中时序约束的一些知识。

一、时序约束的基本路径

FPGA时序约束中时序路径主要有如下4类：

  • 内部寄存器之间                —— reg2reg
  • 输入引脚到内部寄存器     —— pin2reg
  • 内部寄存器到输出引脚     —— reg2pin
  • 输入引脚到输出引脚         —— pin2pin

二、时钟概念

  • 建立时间  T_{su} : 时钟上升沿到来之前数据必须保持稳定的时间
  • 保持时间  T_{h}   : 时钟上升沿到来后数据必须保持稳定的时间

三、四种类型时序路径分析

1、reg2reg

        该类型分析对象是源寄存器 → 目的寄存器。（这里只讨论简单的同源时钟路径）

        为了方便用公式表示时序，用下图表示，定义如下参数：

  • T_{c2i} : 表示时钟源到源寄存器reg1所经过的时钟网络延时
  • T_{c2j} : 表示时钟源到目的寄存器reg2所经过的时钟网络延时

白敬亭分亭
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