- 博客(3)
- 收藏
- 关注
RSS订阅原创 FPGA学习之SPI
SPI协议SPI是一种高速，全双工，同步的通信总线，在芯片上主要占用四根线（CS、MOSI、MISO、SCK），极大的节约了芯片的引脚。CS：片选信号，空闲状态为高电平MOSI（master output slave input）：主机输出数据，从机输入数据MISO（master input slave output）：主机输入数据，从机输出数据SCK：用于输出时钟（在从模式下，SPI相对于该时钟传输数据）或接收时钟。基本结构如下图：SPI总线主要有四种工作状态，SPI0，SPI1，SPI2
2020-06-02 19:33:08
1907
原创 FPGA学习第十天
FIFO IP核FIFO主要分为同步FIFO和异步FIFO，顾名思义，通过读写时钟是否一致进行划分。同步 FIFO常用于同步时钟的数据缓存， 异步 FIFO常用于跨时钟域的数据信号传递，如当程序产生数据较快，来不及处理，就按照一个较快的时钟存储在FIFO中，然后再通过正常的时钟进行处理。本质上FIFO和RAM一样都是进行存储数据，只是RAM通过地址进行存储和处理，而FIFO是先进先出的方式。个人理解的FIFO使用方法，就是在IP核的基础在，写好外部写和读模块，只需要控制好根据full和empty信号，
2020-05-12 10:14:56
228
原创 FPGA学习第九天
Nexys4 IP核之PLL学习Xilinx7系列时钟资源包含时钟管理单元CMT，每一个CMT有PLL和MMCM组成。PLL和MMCM主要用于分频和倍频，MMCM和PLL的主要区别在于，MMCM可以动态相移。实验方法调用Vivado中的PLL的IP核，进行倍频和分频，Nexys4的系统时钟是100MHZ，通过PLL的IP核，输出4个不同频率的时钟，分别为200MHZ，100MHZ，50MHZ，25MHZ，为了更好地观察分频现象，将会生成4个对应的子模块，进行分频和倍频以后的计数，实现4个子模块中的L
2020-05-10 21:03:32
285
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人