FPGA学习第九天

Nexys4 IP核之PLL学习

Xilinx7系列时钟资源包含时钟管理单元CMT，每一个CMT有PLL和MMCM组成。PLL和MMCM主要用于分频和倍频，MMCM和PLL的主要区别在于，MMCM可以动态相移。

实验方法

调用Vivado中的PLL的IP核，进行倍频和分频，Nexys4的系统时钟是100MHZ，通过PLL的IP核，输出4个不同频率的时钟，分别为200MHZ，100MHZ，50MHZ，25MHZ，为了更好地观察分频现象，将会生成4个对应的子模块，进行分频和倍频以后的计数，实现4个子模块中的LED同周期的闪烁。

RTL代码

在IP Catalog中调用PLL的IP核：
新建一个top顶层文件，在source中IP sources中打开例化示例，将例化复制到top文件中，然后再划分4个对应输出的子模块：

module top(input clk,
input rst,
output [3:0] LED

    );
    wire pll_locked;
    wire clk_out1;
    wire clk_out2;
    wire clk_out3;
    wire clk_out4;
  clk_wiz_0 pll_test
   (
    .clk_out1(clk_out1),     // output clk_out1