HLS
一些hls学习
一条九漏鱼
吃饭只吃变态辣
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hls for循环
verilog code FSM:增加 pipline之后,状态机增加一个end状态,end状态无条件切换到IDLE,在end状态 ip产生ap_done、ap_ready 为high,同时在loop之外,增加一个 initiation interval。若约束资源为simple bram,约束loop为unroll,状态增加为100个状态,每个状态写入一个数。demo发送一百个数,状态有50个状态,bram变成一个双口bram(A port B port),每个port输出50个数。原创 2023-12-04 14:33:39 · 40 阅读 · 0 评论 -
HLS 1 + 1 = 1
对 1bit的临时变量 声明 bool 或者uint1(ap_uint<1>)都如此。u32 数 a,u32数 b,对 a b 做位加法 ,但是 有一个小demo 1 + 1 = 0;原创 2024-01-30 20:47:00 · 329 阅读 · 0 评论