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当MAC在PCLK的PHY输出模式下更改速率信号、宽度信号和/或PCLK速率信号时，PHY会执行速率更改和/或宽度更改和/或PCLK速率更改，并通过单个周期的PhyStatus断言来指示其完成。在某些情况下，LTSSM状态机转换既指示PHY的速度更改和/或宽度和/或PCLK速率更改，也指示电源状态更改。在从不提供 PCLK 的状态转换到不提供 PCLK 的另一个状态时，物理层在物理层状态转换完成后立即声明 PhyStatus，并保持其声明状态，直到 MAC 声明 AsyncPowerChangeAck。
2024-08-29 19:06:16
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原创 8.28 Message Bus Interface
预期在Reset#信号被取消断言后，MAC始终是首先在消息总线上发起事务的一方，而PHY仅作为对MAC发起的序列的响应来发送事务。对于每个已发出的write_committed，发起方必须等待write_ack响应后才能发出任何新的write_uncommitted或write_committed事务。未完成的写入是指write_committed（尚未收到write_ack的），或者write_uncommitted（没有后续已接收write_ack的write_committed）。
2024-08-29 17:14:12
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原创 8.26 128b/130b Encoding and Block Synchronization (PCI Express 8 GT/s)
PHY用于存储与128/130b编码速率不匹配相关的TX数据的缓冲区，在PHY重置结束后必须为空，并且在PHY退出电气空闲状态时也必须为空（因为TX缓冲区在进入空闲状态之前会被清空）。当PIPE接口以8 GT/s运行时，TxDataValid和RxDataValid必须每N个数据块正好撤销一次时钟信号，其中N对于8位宽的接口是4，对于16位宽的接口是8，对于32位宽的接口是16。PHY必须在重置后或退出电气空闲状态后，立即在第N个通过PIPE接口接收的数据块结束后撤销RxDataValid信号。
2024-08-29 15:44:28
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空空如也
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