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8.1 Clocking

PHY接口组件使用三种时钟信号。第一种（CLK）是PHY用来生成内部比特率时钟以发送和接收数据的参考时钟。该信号的规格取决于具体实现，并且必须由供应商完全指定。对于PHY的不同操作模式，这些规格可能会有所不同。此时钟可能具有与系统参考时钟相匹配的扩频调制（例如，扩频调制可能来自卡电气机械规范中的REFCLK）。
第二种时钟（PCLK）在“PCLK作为PHY输出”模式下是PHY的输出，在“PCLK作为PHY输入”模式下是每个PHY通道的输入，并且是用于通过并行接口同步数据传输的并行接口时钟。此时钟的运行速率取决于速率、PCLK速率、PHY模式控制输入和数据接口宽度。此时钟的上升沿是参考点。此外钟也可能具有扩频调制。
第三种时钟（MAX PCLK）是恒定频率时钟，其频率由PHY支持的最大信号速率决定，并且仅在“PCLK作为PHY输入”模式下或对于支持PCI Express 3.0的PHY的所有模式下才需要。

8.2 Reset

当MAC想要重置PHY（例如，在初始上电时），MAC必须将PHY保持在重置状态，直到为PHY提供的电源和CLK稳定为止。PHY通过取消PhyStatus的断言来指示PCLK和/或Max PCLK有效（即PCLK和/或Max PCLK已至少在其工作频率下运行了一个时钟周期），并且PHY处于指定的电源状态。此时，MAC已停止将PHY保持在重置状态。在Reset#被断言时，MAC应取消TxDetectRx/Loopback的断言，断言TxElecIdle，取消TxCompliance的断言，取消RxPolarity的断言，将PowerDown设置为P1（PCI Express模式）或PowerDown = P2（USB模式），或将PowerDown设置为PHY报告的默认值（SATA模式），将TxMargin设置为000b，将TxDeemp设置为1，将PHY模式设置为所需的PHY操作模式，并将速率设置为2.5GT/s信号速率（对于PCI Express模式下的PHY）或5.0 GT/s或10 GT/s（对于USB模式下PHY支持的最高速率）或SATA模式下PHY支持的任何速率。在Reset#被断言期间，TxSwing的状态取决于具体实现。在USB 3.0模式下，RxTermination被断言。

Power Management – PCI Express Mode

电源管理信号允许物理层（PHY）最小化功耗。物理层必须满足PCI Express基础规范中关于时钟恢复和链路训练的各种电源状态的所有时序约束。物理层还必须满足发射器和接收器的所有终端要求。

定义了四种标准电源状态：P0、P0s、P1 和 P2。P0 状态是物理层的正常操作状态。当从 P0 状态切换到较低电源状态时，物理层可以立即采取适当的节电措施。物理层可以实现最多 4 个额外的特定于物理层的电源状态。只要仍满足 PCI Express 基础规范的要求，媒体访问控制（MAC）就可以使用任何特定于物理层的电源状态。

在 P0、P0s 和 P1 状态中，PCLK 必须保持运行状态。对于这三个状态之间以及PCLK运行的任何特定于物理层的状态之间的所有状态转换，物理层通过单个周期的 PhyStatus 声明来指示已成功转换到指定的电源状态。以下描述了进入和退出 P2 状态或PCLK不运行的特定于物理层的状态的转换。对于所有电源状态转换，MAC 不得开始任何操作序列或进一步的电源状态转换，直到物理层指示初始状态转换已完成。

物理层电源状态到链路训练和状态机（LTSSM）中状态的映射已在基础规范中给出。只要仍满足基础规范的要求，MAC 可以选择性地使用特定于物理层的电源状态。

P0 状态：物理层中的所有内部时钟都在运行。P0 是物理层发送和接收 PCI Express 信号的唯一状态。
P0 是链路训练和状态机（LTSSM）中大多数状态的适当物理层电源管理状态。对于每个较低功耗的物理层状态，例外情况如下所述。
P0s 状态：PCLK 必须保持运行状态。MAC 只能在发射通道空闲时将物理层移动到该状态。
当发射器处于 Tx_L0s.Idle 状态时，可以使用 P0s 状态。
当物理层处于 P0 或 P0s 电源状态时，如果接收器检测到电气空闲，物理层的接收器部分可以采取适当的节电措施。请注意，物理层必须在接收通道上恢复信号时，在物理层指定的时间（N_FTS，有无公共时钟）内获得位和符号锁定。此要求仅适用于在 P0 或 P0s 状态下接收器之前已获得位和符号锁定的情况。
P1 状态：物理层中选定的内部时钟可以关闭。PCLK 必须保持运行状态。MAC 仅在发射和接收通道都空闲时才将物理层移动到此状态。物理层不得在 PCLK 稳定且工作直流共模电压稳定且符合规范（根据基础规范）之前通过声明 PhyStatus 来指示已成功进入 P1。
P1 可用于链路训练和状态机（LTSSM）的禁用状态、所有检测状态和 L1.Idle 状态（如果 L1 子状态不受支持）。
P2 状态：物理层中选定的内部时钟可以关闭。并行接口处于异步模式，PCLK 已关闭。P2 可用于链路训练和状态机（LTSSM）的 L1.Idle、L2.Idle 和 L2.TransmitWake 状态。
PCLK 作为物理层输出：在过渡到 P2 时，物理层必须在 PCLK 关闭之前声明 PhyStatus，然后在 PCLK 完全关闭且物理层处于 P2 状态时取消声明 PhyStatus。在从 P2 过渡时，物理层应尽快声明 PhyStatus 并保持其声明状态，直到 PCLK 稳定后。
PCLK 作为物理层输入：在过渡到 P2 时，物理层必须在其准备好移除 PCLK 时声明一个输入 PCLK 周期的 PhyStatus。在从 P2 过渡时，物理层一旦过渡到 P0 并准备好运行，就必须尽快声明一个输入 PCLK 周期的 PhyStatus。
在从不提供 PCLK 的状态转换到不提供 PCLK 的另一个状态时，物理层在物理层状态转换完成后立即声明 PhyStatus，并保持其声明状态，直到 MAC 声明 AsyncPowerChangeAck。一旦 MAC 声明 AsyncPowerChangeAck，物理层就取消声明 PhyStatus。
PHYs应在P2期间实施，以最大程度地减少功耗，因为此时设备必须在Vaux电源限制内工作（如PCI Express基本规范所述）。

媒体访问控制（MAC）可以请求物理层（PHY）进行一组有限的法律允许的状态转换。这些合法的转换包括：P0到P0s，P0到P1，P0到P2，P0s到P0，P1到P0，以及P2到P0。基础规范还描述了导致这些状态转换的原因。

PIPE（物理层接口和协议引擎）也允许从包括至少一个PHY特定电源状态在内的任何PHY电源状态对进行转换（除非另有禁止）。然而，MAC必须确保满足PCI Express规范的时序要求。

对于L1 substate 状态进入，PHY必须支持一个状态，其中PCLK被禁用，REFCLK可以被移除，并且rx electric idle和TX common mode处于激活状态；这可以是P2状态或P2 like的状态。图8-3说明了如何进入和退出L1 substate状态。P2或P2 like的状态映射到L1.Idle；并且如前所述，使用PhyStatus和AsyncPowerChangeAck信号。或者，PHY可以使用单个PowerDown[3:0]编码加上RxEIDetectDisable和TxCommonModeDisable信号来实现L1子状态管理。使用不同的PowerDown[3:0]编码来定义L1子状态允许灵活指定不同的退出延迟；而使用RxEIDetectDisable和TxCommonModeDisable信号可能消除与AsyncPowerChangeAck进行握手的需要。PHY可以支持其中一种机制或两种都支持；这种能力必须在PHY数据手册中注明。

8.6 Changing Signaling Rate, PCLK Rate, or Data Bus Width

链路的信号速率、PCLK速率或数据总线宽度只能在PHY处于P0或P1电源状态，并且TxElecIdle和RxStandby（仅P0）被激活时更改。至少两个速率、宽度和PCLK速率的任意组合可以同时更改。MAC不允许仅更改这三个中的任何一个。当MAC在PCLK的PHY输出模式下更改速率信号、宽度信号和/或PCLK速率信号时，PHY会执行速率更改和/或宽度更改和/或PCLK速率更改，并通过单个周期的PhyStatus断言来指示其完成。在PHY指示信号速率更改已完成之前，MAC不得执行任何操作序列、电源状态转换、取消断言TxElecIdle或RxStandby，或进一步更改信号速率。在PCLK的PHY输入模式下，序列相同，但MAC需要知道何时可以安全地更改输入PCLK速率。在MAC更改PCLK_Rate之后，只有在PHY将PclkChangeOk输出驱动为高电平时，PCLK的更改才会发生。MAC更改输入PCLK，然后通过断言PclkChangeAck进行握手。PHY通过在一个输入PCLK周期内断言PhyStatus并在PhyStatus的下降沿取消断言PclkChangeOk来响应。注意：如果MAC更改PCLK_Rate，则只有PHY会使用PclkChangeOk。当采样到PclkChangeOk为低电平时，MAC会取消断言PclkChangeAck，并且可能在采样到PhyStatus为高电平后取消断言TxElecIdle和/或RxStandby。在某些情况下，LTSSM状态机转换既指示PHY的速度更改和/或宽度和/或PCLK速率更改，也指示电源状态更改。在这些情况下，MAC必须在更改电源状态之前（如有必要）更改信号速率、宽度和/或PCLK速率。一些PHY架构可能允许速率和/或宽度和/或PCLK速率的更改与电源状态的更改同时发生。如果PHY支持此功能，则MAC必须在更改PowerDown信号的同一PCLK边缘更改速率和/或宽度和/或PCLK速率。这可以在将PHY从P0状态过渡到P1或P2状态时发生。完成机制与先前为电源状态更改定义的相同，并且不仅指示电源状态更改已完成，还指示速率和/或宽度和/或PCLK速率更改已完成。