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RSS订阅原创 2021-08-14
流水灯4个verilogmodule led( input wire clk, input wire rst_n, output reg [3:0] led ); parameter t = 50_000_000; wire [27:0] cnt; always @ (posedge clk,negedge rst_n) begin if(rst_n == 1'b0) cnt <= 28'd0; else if(cnt == 4*t - 1
2021-08-14 21:17:07
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原创 2021-08-08
加法器，减法器，比较器一位全加器verilogmodule adder_1(a,b,ci,y,co); input a,b,ci; output y,co; //--statements--// //--data fiow--// //assign y = ((~a)&(~b)&ci) | ((~a)&b&(~ci)) | (a&(~b)&(~ci)) | (a&b&ci); //assign co
2021-08-12 17:59:05
80
原创 2021-08-11
八位加法器module adder_1( input a, input b, input ci, output y, output co ); //--statements--// //--data fiow--// //assign y = ((~a)&(~b)&ci) | ((~a)&b&(~ci)) | (a&(~b)&(~ci)) | (a&b&ci); //assign co = ((~a)&
2021-08-11 08:51:59
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原创 2021-08-07
二进制译码器和竞争-冒险Verilogmodule decoder( input [2:0] a, output reg [7:0] y ); //--statements--// //--structarization--// //assign y[0] = ~a[0] & ~a[1] & ~a[2]; //--behavior level--// always @ (*) begin i...
2021-08-07 20:06:38
65
原创 2021-08-06
二选一数据选择器verilogmodule mux2_1( input a, input b, input s, output reg c //语法规定在always里，等号左侧的数据类型必须是reg型 ); //assign c = (s == 1) ? a : b; 数据流建模 //assign c = (b & (~s)) | (a & s); //行为建模，括号内是敏感信号...
2021-08-06 14:55:39
563
原创 2021-08-05
设计理论 1.设计输入 2.写代码 3.编译（语法错误） 4.仿真（理想状态下） 5.下板 6.时序设计思想：模块化设计代码：module（模块） 文件名 （端口）； 端口类型（input output inoutput） 数据类型：（reg w...
2021-08-05 20:16:19
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空空如也
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