计算机组成原理存储器设计实验（并加上ALU和寄存器）

最新推荐文章于 2024-03-02 11:19:44 发布

Ice丨shine

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分类专栏：数字电路文章标签： verilog

本文链接：https://blog.csdn.net/m0_48443990/article/details/116791108

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本文介绍了如何在ISE中利用Memory IP核构建存储器，并结合基本ALU模块和寄存器堆模块，设计一个能够执行Ri θ （addr） → Rj操作的顶层模块。通过编写源代码，进行仿真调试，最终成功实现了这一功能。

摘要由CSDN通过智能技术生成

在ISE中使用Memory IP核生成存储器
在这里插入图片描述
调用基本ALU模块、寄存器堆模块和本实验所实现的存储器模块，编写一个顶层模块，完成Ri θ （addr） → Rj的操作。尝试编写代码，仿真调试通过。
源代码：

module Mem_Exp(
    input clk_m,Mem_Write,
	 input [4:0]R_Addr_A,//A端口读寄存器地址
	 input [4:0]R_Addr_B,//B端口读寄存器地址
	 input [4:0]W_Addr,//写寄存器地址
	 input Write_Reg,
	 input [2:0]ALU_OP,
	 input rst,clk,
	 output [31:0]M_R_Data, 
	 output [31:0]R_data_A,
	 output [31:0]R_data_B,	
	 output [31:0] ALU_F,	
	 input [7:0] Mem_Addr
    );
	
		wire ZF,OF;
		RAM_B Data_RAM (
		  .clka(clk_m), // input clka
		  .wea(Mem_Write), // input [0 : 0] wea
		  .addra(R_data_B[5:0]), // input [5 : 0] addra
		  .dina(R_data_B), // input [31 : 0] dina
		  .douta(M_R_Data) // output [31 : 0] douta
		);

		
		 
		//register REGS_1(R_data_A,R_data_B,M_R_Data,R_Addr_A,R_Addr_B,W_Addr,Write_Reg,rst,clk);
		  register r1(
		.R_Addr_A(