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数字电路
数字电路verilog实现
Ice丨shine
计科专业在读菜鸟
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计算机组成原理 取指令与指令译码实验
设计一个指令存储器,只读,物理大小64×32位;设计PC及其自增电路;MIPS地址32位,按字节编址;指令存储器:256×8位PC是32位,但是指令存储器地址只需8位;原创 2021-05-28 16:27:32 · 3128 阅读 · 2 评论 -
计算机组成原理 存储器设计实验(并加上ALU和寄存器)
调用ALU模块、寄存器堆模块和本实验所实现的存储器模块,编写一个顶层模块,完成Ri θ (addr) → Rj的操作。尝试编写代码,仿真调试通过。原创 2021-05-14 14:45:58 · 3401 阅读 · 0 评论 -
计算机组成原理 寄存器堆设计实验(加上与ALU连接)
设计一个32×32位的寄存器堆(即含有32个寄存器,每个寄存器32位)原创 2021-05-08 16:30:01 · 6337 阅读 · 0 评论 -
数字电路 多功能ALU设计实验
本实验要求设计一个具有8种运算功能的32位ALU,并能够产生运算结果的表示:结果为零标志ZF(Zero Flag)、进借位标志位CF()溢出标志OF(Overflow Flag)、符号位标志SF(Sign Flag)和奇偶标志PF(Parity Flag),标志位值解释见代码。ALU通过4根控制线ALU_OP[3:0]来选择其8种功能,功能见表所示,多余的8位用于后继运算的拓展备用。原创 2021-04-26 15:25:59 · 4375 阅读 · 0 评论 -
数字电路 超前进位加法器设计(采用全加器级联)
超前进位加法器(采用全加器级联)原创 2021-04-19 15:28:11 · 851 阅读 · 0 评论 -
数字电路74LS194verilog实现
module reg74194( input _CR, input [1:0] S, input CP, input SL, input SR, input [3:0] D, output [3:0] Q ); reg [3:0]q_reg=4'b0000; always @ (posedge CP or negedge _CR) begin if(_CR==0) q_reg<=4'b0000; else case(S原创 2021-01-29 10:40:40 · 2158 阅读 · 0 评论 -
数字电路3-8译码器
本程序实现3-8译码器的功能并级联成4-16译码器每个3-8译码器有三个使能端module sanba( input [2:0]A, input G1, input _G2A, input _G2B, output reg [7:0]_Y );always @(*)beginif({G1,_G2A,_G2B}==3'b100)//G1、_G2A、_G2B 输入 100 时译码器才工作begincase(A)3'b000:_Y=8'b1111_1110;3'b001:_Y=8'b原创 2021-01-28 11:51:08 · 6304 阅读 · 0 评论 -
数字电路设计JK触发器
数字电路设计JK触发器使用异步输入的PRE和CLR,CLK作为时钟CLK是上升沿时触发alwaysmodule JKchufa( input J, input K, input CLK, input _CLR, input _PRE, output Q, output _Q ); reg Q; always @(posedge CLK,negedge _PRE,negedge _CLR) begin if(_PRE==0) Q&l原创 2020-11-26 22:13:05 · 6892 阅读 · 0 评论