以太网UDP模块误码问题反思

在调试以太网udp模块环回实验时遇到了很严重的误码问题，刚开始以为是代码问题，就仔细的查看了一下代码的逻辑，并且通过signaltap抓取的接收模块的rx_data的数据接收没有问题，接着并赋予发送模块特定的用户数据，发现网口调试助手也能正确的接收到我特定的用户数据，那么可以判断我的发送模块和接收模块都是没有问题的，但为什么两个模块结合起来就有问题呢？

接着通过不断的发送抓取，发现fifo模块的存取存在一定的问题，而且每次从fifo中读出的数据还很随机，都是一些乱七八糟的数据，接着我便查看quartus编译报告，发现了其中的一条警告：

于是我便想，由于该工程的时钟是由外部phy芯片提供的，并且接到了fpga的普通的io口，会不会是它的问题，接着我便查找资料，发现了几篇写的很好的博客：

Cyclone IV中的全局时钟网络 - 知乎 (zhihu.com)

 【程序】Altera FPGA Verilog使用三速以太网IP核（Triple-Speed Ethernet）读写MDIO寄存器，并接收以太网数据包_quartus 三速以太网-CSDN博客

简单来说，就是当外部时钟接到fpga普通的IO口时，要配置成全局时钟网络，否则将会导致很多意想不到的bug出现，配置方法，调用ALTCLKCTRL核

 

 

 

经测试，fifo存取正常，误码问题解决。