- 博客(18)
- 资源 (2)
- 收藏
- 关注
RSS订阅原创 internal, switching, leakage power区别
intrinsic leakage power(固有漏电功耗)，由于source-to-drain(源极到漏极)的泄露电流导致。gate leakage power,由于source to gate 或者gate to drain泄露电流导致。Internal Power:由于cell内部的电容充电放电引起的功耗以及PN结瞬时短路电流导致的功耗。电路功耗分为动态功耗(Dynamic Power)和静态功耗(Static Power)根据PrimeTimePX User Guide。
2022-10-26 11:51:59
2639
原创 跨时钟域电路设计方法
在数字电路设计过程中 ，难免会遇到某个信号需要跨越不同时钟域的情况。如果对跨时钟域的信号不做妥善的处理，跨越时钟域后，信号可能发生亚稳态，传播亚稳态，导致电路工作异常。并且，由跨时钟域处理不当引发的问题可能是偶现的，通常很难复现和定位问题。综上，CDC(Clock Domain Crossing,跨时钟域)处理，是数字设计中基本而又重要的一个课题。亚稳态信号输入触发器时，如果在时钟的触发沿(Tsetup+Thold)时间窗口内发现了变化,会导致触发器采集到逻辑0与1之间的中间电平，采集到的值处于不.
2021-03-08 14:39:15
3535
原创 modelsim 独立仿真vivado fifo IP核
1.前言vivado内自带仿真器，或者可以通过vivado启动第三方仿真工具，联合仿真。但是很多时候，我们希望脱离vivado，利用modelsim或者vcs等第三方仿真工具，高效地仿真。本文介绍如何利用modelsim独立仿真vivado 的IP核(以一个同步fifo为例)2.准备工作vivado的ip核仿真相对于altera的ip核仿真较为复杂。altera只需要在仿真的filelist中，添加altera_mf.v以及altera220_model.v，就可以方便地仿真IP核(但是比较新的
2021-02-23 18:45:09
5144
1
原创 MIPI CSI-2协议 FPGA应用详解
一,前言 本文主要阐述mipi phy layer 到csi2 lane managenment layer 到low level protocol layer的数据接收过程,更高层的byte to pixel以及医用层可按照csi2协议解包.本文主要参考文献:1.mipi D PHY specification version 1.22.mipi CSI-2 specifica...
2021-02-01 20:57:10
6847
4
原创 异步复位，同步释放
异步复位，同步释放异步复位有可能引发亚稳态问题，需将异步复位同步化以后，再输出给寄存器使用。以低有效复位为例代，码如下：reg rst_n_d1;reg rst_n_d2;always@(posedge clk or negedge rst_n)beginif(rst_n==1’b0)begin rst_n_d1 <= rst_n; rst...
2020-03-02 12:40:51
441
1
原创 altera nios ii 多区启动
一,参考资料1.altera Remote Update IP core user guide.(RU IP)该文档说明如何在多个sof文件中选取一个sof,配置进fpga中,不涉及后续的nios软件启动2.altera embeded deign handbook.5.2节阐述如何在sof以及配置好的情况下,启动单个elf应用程序(以app.elf为例).5.3节说明在某个sof配置完成...
2020-02-24 22:14:10
973
原创 zynq自定义PL IP核linux驱动开发流程
概述zynq的开发主要分为两个阶段：1)硬件逻辑开发阶段：该过程与传统的fpga 软核cpu(microblaze)开发类似，在vivado中进行。需要在BlockDesign中例化zynq硬核cpu。该阶段综合编译完成后，可以export hardware，生成.hdf文件，交付给第二阶段，软件开发。2)软件开发。软件开发又分为裸板应用程序开发，以及带操作系统(通常是linux系统)...
2019-10-29 17:16:41
3527
1
原创 ZYNQ Linux 逻辑端(PL)中断demo
一、关于本demo1.本demo中，zynq运行linux系统，包含一个自定义的PL端IP外设。2.开发板从sd卡启动。3.主要参考文献为xilinx ug1165 zynq embedded design tutorial,https://www.xilinx.com/support/documentation/sw_manuals/xilinx2018_2/ug1165-zyn...
2019-09-22 11:17:58
3429
1
原创 verilog中的有符号数乘法及其乘积位宽确定
verilog中的乘法运算可如下处理：无论正负，乘数与被乘数均以补码(two's complement)表示，同时，乘数与被乘数的高位，需补符号位至与积同宽。(即，无符号数补0，有符号数补符号位)举例：两个3bit数相乘，3'b101 * 3'b011我们知道3bit可以表示U.3.0，也可以表示S.2.0.做运算时，我们知道他是表示U.3.0还是S.2.0两个数4种组合：...
2019-05-17 10:01:13
15960
1
转载 C语言中的左移与右移
原文地址http://www.cnblogs.com/myblesh/articles/2431806.html先说左移,左移就是把一个数的所有位都向左移动若干位,在C中用<<运算符.例如:int i = 1;i = i << 2; //把i里的值左移2位也就是说,1的2进制是000...0001(这里1前面0的个数和int的位数有关,32位机器,gcc里有31...
2018-11-24 10:59:18
33587
1
原创 ALTERA千兆网IP核Triple-Speed Ethernet使用方法
一、实验实现功能本文仅实现最简单的fpga向电脑主机发送hello world,UDP包，每隔一秒发送一次。上板跑通，可证明整条传输链路打通，对IP核的配置及使用是正确的。主要参考文献是altera官方的ug 01008"Triple-Speed Ethernet Intel FPGA IP User Guide".读者需对以太网OSI分层模型有基本的了解。需要知道物理层帧格式、IP层包格式以...
2018-11-19 21:02:14
9685
13
原创 VIVADO及ZYNQ使用经验
1.添加debug核的合理方法是在源代码中添加(*mark_debug="true"*),综合后，打开综合结果，set debug内这些标记的信号全部在网标内，不会被优化掉。如果不在代码里加这些标记，直接在综合结果里添加net，很多感兴趣的信号会被优化掉，且残缺不全。2.若果debug核使用的时钟是zynq ps端输出的时钟，那么烧录完bit文件后，是不会自动弹出debug界面的，需要在软件工...
2018-08-02 15:44:28
5128
2
原创 NIOS II EPCQ FLASH启动过程要点 NIOS II BOOT LOADER/COPIER
从EPCQ FLASH启动nios,并自动运行应用程序(以hello_world为例)，按照bootloader(altera称之为boot copier)是否为自定义的，分为两种方法：一，bootloader不是自定义的，是通过nios SBT软件自动生成的，该方法即 intel altera Embedded Design Handbook中5.2.3.4所述方法。 二，由于需要在多个
2018-01-14 16:26:29
4189
1
原创 NIOS II使用经验
1.hello world 试验后做led实验，在QSYS内修改了nios 内核，进入软件环境nios ii SBT Eclipse，bulid project时三个报错，其中一个是Description Resource Path Location Type make: *** [public.mk] Error 1 hello_...，网上说右键bsp文件夹，nios> generati...
2017-01-05 11:22:24
4126
原创 ZYNQ Z-TURN BOARD 学习笔记1-Ubuntu上的流水灯实验
前言之前一直都在学习传统的FPGA，学习和使用过Altera的Cyclone系列以及Xilinx的Spartan系列芯片。对于赛灵思的软硬件全面可编程器件ZYNQ很有兴趣，但苦于手头没有zynq的板子，一直没能体验。前不久在某群里发现有人转手米尔科技的z-turn开发板，于是走闲鱼渠道，入手了这块开发板。博主对于ARM嵌入式技术是个新手，因此在学习zynq 的同时，也同时在学习基础的嵌入式
2016-07-24 11:20:23
4531
原创 XILINX MCB DDR3读写操作笔记
xilinx spartan 6 器件内置硬核MCB（memory controller block）赛灵思官方文件ug388对利用MCB控制DDR存储器做了详细的介绍（主要在MCB operation章节）FPGA配置完成以及PLL锁定后，MCB会自动完成初始化和校验。随后就可以进行常规的读写预充电刷新等一般操作。MCB的指令和数据分别缓存在指令FIFO和数据FIFO内。往DDR写入数据
2016-01-11 20:13:52
9474
原创 24LC04B EEPROM 读写的 FPGA实现
microchip公司的24LC04B芯片内含4K 存储空间，采用两线串口总线，兼容IIC协议总线。1.地址线与数据线复用，都使用SDA引脚。2.一帧数据以起始位开始，以结束位结束。时钟信号为高电平时，SDA信号的变化会被视为start 或者stop信号：由高到低被认为是start信号，由低到高会被认为是stop信号。也就是说，在传输数据的过程中，数据的变化只能发生在在SCL信号为低电平期
2015-12-28 10:47:38
2122
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人