约翰克里斯-CSDN博客

原创 system verilog-4 连接设计与测试平台

主要是接口、连接设计和测试平台的基础知识

2023-07-20 16:42:03 105

如果没有寄存器模型如何进行dut的读写访问呢，一般来讲需要启动一个sequence，然后发送给bus_driver，就需要解决两个问题，第一个如何使用参考模型启动sequence，第二个是sequence读取的寄存器的值如何传递给参考模型。uvm_reg_block：它是一个比较大的单位，在其中可以加入许多的uvm_reg，也可以加入其他的uvm_reg_block。写操作时， uvm_reg_map就会将地址转换成绝对地址，启动一个读或写的sequence，并将读或写的结果返回。...

2022-08-11 16:17:19 1314 1

原创 verilog 刷题进阶-牛客网-时序逻辑3-时钟分频

verilog 刷题进阶-牛客网-时序逻辑3-时钟分频

2022-07-05 08:20:12 235

原创 verilog 刷题进阶-牛客网-时序逻辑2

verilog 刷题进阶-牛客网-时序逻辑2第一个进程是同步时序，描述次态到现态的转移；第二个进程是组合逻辑（always），描述次态转移条件的判断第三个进程是同步时序，描述状态寄存器的输出

2022-07-04 19:35:18 173

原创 verilog 刷题进阶-牛客网-时序逻辑1

verilog 刷题进阶-牛客网-时序逻辑

2022-07-04 13:43:25 386

原创 verilog 刷题记录-牛客网-序列检测

verilog 刷题记录-牛客网-序列检测。

2022-07-03 22:33:32 100

原创 verilog 刷题记录-牛客网-时序逻辑

verilog 刷题记录-牛客网-时序逻辑-状态转移图常见的笔试题一般使用三段式描写状态转移图常用的编码是独热码关于第三段也可以写成这样，第三段主要是写通过next_state,描述Y的输出参考资料dengfenglai123博客三 ROM的简单实现先写入数据，然后读出数据利用clock对齐进行打拍，如果前一个a0 为0，a 为1，则处于da...

2022-07-02 17:12:38 95

原创 verilog 刷题记录-牛客网-组合逻辑-编码器

一、优先编码器电路

2022-07-02 14:55:44 97

原创 verilog 刷题记录-牛客网-组合逻辑-加法器系列

verilog 刷题记录-牛客网-组合逻辑系列-加法器

2022-07-01 15:02:43 401

原创 verilog 刷题记录-牛客网-基础语法

verilog 刷题记录-牛客网-基础语法系列作为刷题的一个学习记录，同时和大家进行分享

2022-06-30 19:49:38 635

IC设计-2021海思实习笔试题目

IC设计-2021海思实习笔试题目，提前刷题有助于秋招

2022-07-02

空空如也

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